申请/专利权人：中科亿海微电子科技(苏州)有限公司

申请日：2023-12-04

公开（公告）日：2024-03-15

公开（公告）号：CN117348932B

主分类号：G06F9/30

分类号：G06F9/30;G06F9/38;G06F13/18

优先权：

专利状态码：有效-授权

法律状态：2024.03.15#授权;2024.01.23#实质审查的生效;2024.01.05#公开

摘要：本发明公开支持AXI深度乱序传输的从机装置及工作方法，从机装置将若干指令与数据存储到指令数据寄存模块，该模块根据读写请求，对指令与数据分类存储；乱序控制模块接收到可被执行的指令后，根据三个不同优先级的判断依据，对指令的响应顺序进行排序，选出优先级最高的读指令和写指令发送给乱序执行模块，执行具体的读操作和写操作；运行记录模块存储从机装置每次读写操作的地址及数据；乱序执行模块根据指令内容对目标地址进行读写操作；指令回复模块将响应信号发送至写响应通道；从而根据不同优先级的判断依据对多个指令进行仲裁，因此具有更高的灵活性，可以充分利用AXI总线带宽，提高数据传输效率，进而提升系统整体性能。

主权项：1.支持AXI深度乱序传输的从机装置，其特征在于：其包括：指令数据寄存模块，乱序控制模块，乱序执行模块，指令回复模块，运行记录模块；从机装置将若干指令与数据存储到指令数据寄存模块，该模块根据读写请求，对指令与数据分类存储；对于写请求，指令数据寄存模块将写地址通道AW中的指令以及写数据通道WD中的数据存储到写序列queue中，存储完成后，该笔指令及数据对应状态切换为有效valid，代表写指令可被执行；对于读请求，指令数据寄存模块将读地址通道AR中的指令存储到读序列queue中，同时该笔指令对应状态切换为有效valid，代表读指令可被执行；乱序控制模块接收到可被执行的指令后，根据三个不同优先级的判断依据，对指令的响应顺序进行排序，选出优先级最高的读指令和写指令发送给乱序执行模块，执行具体的读操作和写操作；乱序控制模块的判断依据包括：最高优先级的判断依据为指令的QOS信号值，QOS信号值越大，该指令越先被响应；第二优先级的判断依据为用户的自定义信息，该信号值和优先级规则由用户在系统中事先定义；第三优先级的判断依据为运行记录模块中的存储内容，当两笔及两笔以上指令的优先级均相同时，读指令中的目标地址与运行记录模块中的存储地址一致，优先响应该指令；运行记录模块存储从机装置每次读写操作的地址及数据，是一个高速缓冲存储器cache，其内容由乱序执行模块进行维护；乱序执行模块根据指令内容对目标地址进行读写操作，同时更新运行记录模块内容，乱序执行模块和指令回复模块均支持读写并行操作；指令回复模块在读操作结束后，将所读数据及响应信号发送至读数据通道；指令回复模块在写操作结束后，将响应信号发送至写响应通道。

全文数据：

权利要求：

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