申请/专利权人：河南省科学院集成电路研究所

申请日：2023-10-27

公开（公告）日：2024-03-19

公开（公告）号：CN117728817A

主分类号：H03K19/003

分类号：H03K19/003;H03K19/017;H03K19/20;H03K17/687

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.05#实质审查的生效;2024.03.19#公开

摘要：本申请是申请号为2023114149383的分案申请。本公开涉及失效延缓电路，应用于芯片，包括至少一个逻辑门电路和至少一个开关管，逻辑门电路包括并联连接的第一支路和第二支路。其中，第一支路与目标电压连接，第二支路通过开关管与目标电压连接。开关管被配置为在芯片处于待机状态时断开，处于工作状态时导通。目标电压的类型与第一支路和第二支路的类型相匹配，第一支路和第二支路在芯片处于工作状态时的输出状态与目标电压相关联。通过这种方式，利用开关管可以使得在芯片进入待机状态时第一支路导通而第二支路断开。这样，可以在保证逻辑输出的同时降低PBTI效应和或NBTI效应对电路性能的影响。

主权项：1.一种失效延缓电路，应用于芯片，其特征在于，所述失效延缓电路包括至少一个第一逻辑门电路、第一开关管、至少一个第二逻辑门电路、及第二开关管；其中，每个第一逻辑门电路均包括并联连接的第一支路和第二支路，所述第一支路与第一电源电压连接，所述第二支路通过所述第一开关管与所述第一电源电压连接，所述第一支路和所述第二支路均由PMOS管构成；其中，所述第一开关管被配置为在所述芯片处于待机状态时断开，处于工作状态时导通；所述第一支路和所述第二支路被配置为在所述芯片处于所述工作状态时均输出高电平；每个第二逻辑门电路均包括并联连接的第三支路和第四支路，所述第三支路与第一接地电压连接，所述第四支路通过所述第二开关管与所述第一接地电压连接，所述第三支路和所述第四支路均由NMOS管构成；其中，所述第二开关管被配置为在所述芯片处于待机状态时断开，处于工作状态时导通；所述第三支路和所述第四支路被配置为在所述芯片处于所述工作状态时均输出低电平。

全文数据：

权利要求：

百度查询： 河南省科学院集成电路研究所 失效延缓电路

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