申请/专利权人：杰华特微电子股份有限公司

申请日：2020-05-12

公开（公告）日：2024-03-22

公开（公告）号：CN111404514B

主分类号：H03K3/02

分类号：H03K3/02;H03K3/012

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2023.04.28#著录事项变更;2020.08.04#实质审查的生效;2020.07.10#公开

摘要：本发明公开了一种时钟产生电路和多相开关电路，产生Mmax路时钟，包括Mmax个延时电路和延时锁定环，第k延时电路包括：第一端：接收第k时钟；第二端：根据第一端的第k时钟，产生第k+1时钟；第三端：接收所述延时锁定环的输出电压，调节时钟输出信号相对于时钟输入信号的延时；所述延时锁定环接收所述第一时钟到所述第M+1时钟，通过调节所述延时电路的时钟输出信号相对于时钟输入信号的延时，使得第M+1时钟和下一个第一时钟接近。

主权项：1.一种用于多相开关电路的时钟产生电路，其特征在于：产生Mmax路时钟，所述Mmax路时钟分别为多相开关电路的时钟信号，包括Mmax个延时电路和延时锁定环，第k延时电路包括：第一端：接收第k时钟；第二端：根据第一端的第k时钟，产生第k+1时钟；第三端：接收所述延时锁定环的输出电压，调节时钟输出信号相对于时钟输入信号的延时；所述延时锁定环接收所述第一时钟到所述第M+1时钟，通过调节所述延时电路的时钟输出信号相对于时钟输入信号的延时，使得第M+1时钟和下一个第一时钟接近；当第一时钟的频率由低到高跳变时，所述延时锁定环调节所述延时电路的时钟输出信号相对于时钟输入信号的延时重置到最小值，再调节到稳态；当M为偶数时，第（M+2）2时钟为中间时钟；当M为奇数时，第（M+1）2时钟为中间时钟；当所述中间时钟有效时，触发使能第M+1时钟和下一个第一时钟的先后时序比较；其中，Mmax为大于等于2的自然数，M为小于等于Mmax的自然数，k为1~M的自然数；所述延时锁定环包括逻辑电路，所述逻辑电路接收所述第一时钟、所述第M+1时钟和所述中间时钟，所述中间时钟触发使能所述逻辑电路对所述第M+1时钟和下一个第一时钟的先后时序比较；所述逻辑电路通过调节给所述延时电路的电流，从而使得第M+1时钟和下一个第一时钟接近。

全文数据：

权利要求：

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