申请/专利权人：西安交通大学

申请日：2023-12-28

公开（公告）日：2024-03-29

公开（公告）号：CN117784573A

主分类号：G04F10/00

分类号：G04F10/00

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.16#实质审查的生效;2024.03.29#公开

摘要：本发明公开了一种误码纠正型时间‑数字转换器，它包括：信号采样模块，组合逻辑模块，信号延迟模块，计数器组模块，数据选择模块，数据减法模块。本发明的电路将双采样与所设计的组合逻辑相配合，在没有较大面积开销和功耗的情况下，能够解决因实际电路传输延迟等非理想特性所导致的时间‑数字转换器段间误码问题，相比于传统的高精度时间‑数字转换器，提高了电路系统的可靠性和稳定性。

主权项：1.一种误码纠正型时间-数字转换器，其特征在于包括以下几个部分：信号采样模块，组合逻辑模块，信号延迟模块，计数器组模块，数据选择模块，数据减法模块，信号采样模块与组合逻辑模块、信号延迟模块相连接；信号延迟模块的输出和计数器组模块相连接；组合逻辑模块的输出和数据选择模块、数据减法模块相连接；计数器组模块的输出与数据选择模块相连接；数据选择模块的输出和数据减法模块相连接。

全文数据：

权利要求：

百度查询： 西安交通大学 一种误码纠正型时间-数字转换器

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