申请/专利权人：成都泰格微电子研究所有限责任公司

申请日：2024-03-08

公开（公告）日：2024-04-09

公开（公告）号：CN117852488A

主分类号：G06F30/392

分类号：G06F30/392;G06F30/394

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.26#实质审查的生效;2024.04.09#公开

摘要：本发明公开了一种高速串行数据收发系统及时序自适应方法，所述系统包括发送端和接收端，所述发送端包括：发送端时钟网络、发送端时钟管理器、数据产生模块、输出FIFO缓存模块OUT_FIFO、输出并行转串行逻辑资源模块OSERDES、输出延迟器ODELAY、差分输出缓冲器OBUFDS；所述接收端包括：接收端时钟网络、接收端时钟管理器、差分输入缓冲器IBUFDS、输入延迟器IDELAY、输入串并转换器ISERDES、输入专用缓存IN_FIFO和数据接收模块。本发明避免了高速数字电路中的现场可编程逻辑阵列芯片FPGA与外部设备（外部设备也可以是FPGA）进行高速串行数据收发时，接收数据出现毛刺或完全错误的情况。

主权项：1.一种高速串行数据收发系统，其特征在于：包括发送端和接收端；所述发送端包括：发送端时钟网络，包括发送端区域时钟网络BUFR1和发送端IO专用时钟网络BUFIO1；发送端时钟管理器，用于接收来自时钟源的时钟信号，并产生两个时钟分别接入区域时钟网络BUFR1和IO专用时钟网络BUFIO1，分别作为收发逻辑的并行数据和串行数据的同步时钟；数据产生模块，用于产生发送数据，并传输给输出FIFO缓存OUT_FIFO；输出FIFO缓存模块OUT_FIFO，用于完成发送数据缓存，以及全局时钟域到区域时钟域的转换；输出并行转串行逻辑资源模块OSERDES，用于{101010…}数据、{111…000…}数据以及在BUFR1读取OUT_FIFO中缓存的数据送至OSERDES时，完成并行数据到串行数据的转换，串行数据同步时钟使用BUFIO提供的时钟，采用双边沿同步方式；输出延迟器ODELAY，用于接收OSERDES输出的串行数据信号，并调用IDELAYCTRL逻辑配合ODELAY来实现延迟自动校准后传输给差分输出缓冲器OBUFDS；差分输出缓冲器OBUFDS，用于将输出延迟器ODELAY输出的信号转化为差分信号{DATAx_P，DATAx_N}、{FCO_P，FCO_N}、{DCO_P，DCO_N}，并传输给接收端；其中，{DATAx_P，DATAx_N}是由FIFO中读出来的数据经过并行转串行而来，对应的是发送的数据；{FCO_P，FCO_N}是由{111…000…}数据经过并行转串行而来用于作为接收端的帧同步时钟FCO，{DCO_P，DCO_N}是由{101010…}数据经过并行转串行而来用于作为接收端的比特同步时钟DCO；所述接收端包括：接收端时钟网络，包括接收端区域时钟网络BUFR2和接收端IO专用时钟网络BUFIO2；接收端时钟管理器，用于接收来自接收端的时钟管脚{FCO_P，FCO_N}、{DCO_P，DCO_N}的时钟信号，并产生两个时钟分别接入区域时钟网络BUFR2和IO专用时钟网络BUFIO2，分别作为收发逻辑的并行数据和串行数据的同步时钟；差分输入缓冲器IBUFDS，用于将接收到的时钟和数据差分信号{DATAx_P，DATAx_N}、{FCO_P，FCO_N}、{DCO_P，DCO_N}转换为单端信号；输入延迟器IDELAY，用于对来自差分输入缓冲器IBUFDS的信号进行延时处理，并调用IDELAYCTRL逻辑配合IDELAY来实现延迟自动校准；IDELAY输出的FCO和DCO信号分别接入区域时钟网络BUFR和IO专用时钟网络BUFIO，BUFR作为串并转换的起始标志和并行数据同步时钟，BUFIO则作为串并转换的串行数据同步时钟；所述输入串并转换器ISERDES，用于将经过IDELAY后的串行数据DATAx转换为并行数据，串并转换器的串行数据帧起始控制时钟及并行数据同步时钟为BUFR；输入专用缓存IN_FIFO，用于缓存同bank内ISERDES输出的并行数据；数据接收模块，用于读取IN_FIFO的数据，得到接收数据，读取时钟速率大于或等于并行数据率。

全文数据：

权利要求：

百度查询： 成都泰格微电子研究所有限责任公司 一种高速串行数据收发系统及时序自适应方法

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