申请/专利权人：西安理工大学

申请日：2022-04-07

公开（公告）日：2024-04-09

公开（公告）号：CN114640314B

主分类号：H03F1/32

分类号：H03F1/32;H03F3/45

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2022.07.05#实质审查的生效;2022.06.17#公开

摘要：本发明公开一种用于传感器线性化电路的CMOS功率放大器，包括：折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；所述偏置电路分别与所述折叠式共源共栅结构的差分输入级电路、所述浮动栅极推挽式输出级电路连接。本发明实现足够大的开环增益，同时有着较强的驱动能力，并保证CMOS功率放大器在工作中的稳定性。

主权项：1.一种用于传感器线性化电路的CMOS功率放大器,其特征在于，包括：折叠式共源共栅结构的差分输入级电路、浮动栅极推挽式输出级电路和偏置电路；所述偏置电路分别与所述折叠式共源共栅结构的差分输入级电路、所述浮动栅极推挽式输出级电路连接；所述折叠式共源共栅结构的差分输入级电路与所述浮动栅极推挽式输出级电路连接；所述浮动栅极推挽式输出级电路包括N型MOS管N2、N4、N16、N17、N18、N19和P型MOS管P17、P18、P19、P20、P21和电容C3、C4以及电阻R4、R5、R6；所述MOS管P17、P18的漏极和栅极相连；所述MOS管P17的源极连VDD，漏极链接所述P18的源极；所述MOS管P18的漏极分别连接所述MOS管N2的漏极和P19的源极；所述MOS管N16、N17的漏极与栅极相连；所述MOS管N16的源极连所述MOS管N17的漏极；所述MOS管N17的源极连GND，所述MOS管N16的漏极分别连接所述MOS管N4的源极和所述MOS管P19的漏极，所述MOS管N2、N4的栅极分别由Bias5端口、Bias7端口偏置，所述MOS管P19的栅极由Bias10端口偏置；所述MOS管P19的源极连所述电阻R4的上端，所述电阻R4的下端与所述电容C3的上端相连，所述MOS管P19的漏极与所述电阻R5的下端相连，所述电阻R5的上端与所述电容C4相连，最终连接所述电容C2的下端；所述MOS管P21的漏极连接所述MOS管N19的漏极，所述MOS管P21的源极与VDD相连，所述MOS管N19的源极与GND相连，所述MOS管P21的栅极与所述MOS管P19的源极相连，所述MOS管N19的栅极与所述MOS管P19的漏极相连，所述MOS管N19的漏极和所述电容C3的下端相连，且与R6的上端相连，最终通过VEXC输出。

全文数据：

权利要求：

百度查询： 西安理工大学 一种用于传感器线性化电路的CMOS功率放大器

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