申请/专利权人：武汉精立电子技术有限公司

申请日：2017-12-08

公开（公告）日：2024-04-09

公开（公告）号：CN109905120B

主分类号：H03K19/018

分类号：H03K19/018

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2020.12.29#实质审查的生效;2019.06.18#公开

摘要：本发明涉及C_PHY信号技术领域，具体涉及一种基于CML电路产生C_PHY信号的装置。包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，FPGA具有供第一CML电路输出的第一引脚，FPGA具有供第二CML电路输出的第二引脚，FPGA具有供SSTL电路输出的第三引脚，第一CML电路与第二CML电路并联，第一引脚和第二引脚后串联有电压调节电路和第一运放电路，第三引脚后串联有第二运放电路，第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。

主权项：1.一种基于CML电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，所述FPGA具有供第一CML电路输出CML差分信号的第一引脚5，所述FPGA具有供第二CML电路输出CML差分信号的第二引脚6，所述FPGA具有供SSTL电路输出的第三引脚7，所述第一CML电路一端连接FPGA的第一控制端1，另一端连接第一引脚5，所述第二CML电路一端连接FPGA的第二控制端2，另一端连接第二引脚6，所述第一引脚5和第二引脚6均连接至电压调节电路一端，所述电压调节电路另一端连接第一运放电路，所述第三引脚7后串联有第二运放电路，所述第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。

全文数据：一种基于CML电路产生C_PHY信号的装置技术领域本发明涉及C_PHY信号技术领域，具体涉及一种基于CML电路产生C_PHY信号的装置。背景技术如图1所示，C_PHY信号1个lane有3根信号，对于HS信号，每根信号可以出3种电平，典型值V＝400mV，所以VA＝34V＝300mV，VB＝12V＝200mV，VC＝14V＝100mV。如图2所示，C_PHYHS信号的差分效果是以VA-VB，VB-VC，VC-VA得到的，其电压范围为-200mV100mV–300mV到200mV300mV–100mV。如图3所示，C_PHYHS的差分信号有4种状态，分别是strong1，weak0，strong0，weak1，其中，strong1＝200mV；weak1＝100mV；week0＝-100mV；strong0＝-200mV。MIPIC_PHY是一种新的MIPI接口，可以支持更高速率。但是市场上能出C_PHY信号的芯片种类少，价格昂贵，主要技术由其它公司掌握。例如市面上的SSD2830C_PHY芯片，一片的单价在50～100$左右，占用FPGA管脚约60只，在一台设备中成本占比高。如图4所示，FPGASERDES信号速率高，用于产生C_PHY信号很合适。如：典型的CML电路，可以通过设置I的值来改变VOD差模电压锋-锋值，I不同，P或N即CML差分信号输出端输出的低电平值不同，如果可以利用不同VOD的特点，则可以使CML电路输出具备C_PHY信号的HS信号特性。发明内容为解决上述技术问题，本发明提供了一种管脚占用少，且成本低廉的基于CML电路产生C_PHY信号的装置。本发明的技术方案是：一种基于CML电路产生C_PHY信号的装置，包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，所述FPGA具有供第一CML电路输出的第一引脚，所述FPGA具有供第二CML电路输出的第二引脚，所述FPGA具有供SSTL电路输出的第三引脚，所述第一CML电路与第二CML电路并联，所述第一引脚和第二引脚后串联有电压调节电路和第一运放电路，所述第三引脚后串联有第二运放电路，所述第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。较为优选的，所述电压调节电路包括串联于第一引脚、第二引脚与地之间的电阻R1和电阻R2。较为优选的，所述第一运放电路包括第一运算放大器、电阻R3和电阻R4，所述第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间，所述第一运算放大器U1的反向信号输入端通过电阻R4连接有REF参考源，所述电阻R4的另一端与第一运算放大器U1的输出端之间连接电阻R3。较为优选的，所述第二运放电路包括第二运算放大器和电阻R5，所述第三引脚与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R5与第二运算放大器U2的信号输出端连接。较为优选的，所述第一CML电路包括并联设置的电阻R6和电阻R7、并联设置的三极管Q1和三极管Q2，所述电阻R6与三极管Q1串联，所述电阻R7与三极管Q2串联，所述电阻R6、电阻R7的另一端与VCC连接，所述三极管Q1和三极管Q2的发射极与第一电流表连接，所述第一电流表另一端接地，所述三极管Q1和三极管Q2的基极与FPGA的第一控制端连接，所述三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。较为优选的，所述第二CML电路包括并联设置的电阻R8和电阻R9、并联设置的三极管Q3和三极管Q4，所述电阻R8与三极管Q3串联，所述电阻R9与三极管Q4串联，所述电阻R8、电阻R9的另一端与VCC连接，所述三极管Q3和三极管Q4的发射极与第二电流表连接，所述第二电流表另一端接地，所述三极管Q3和三极管Q4的基极与FPGA的第二控制端连接，所述三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。较为优选的，所述SSTL电路包括串联在VCC与地之间的第一MOS管和第二MOS管，所述第一MOS管的源极与VCC连接，所述第二MOS管的源极与地连接，所述第一MOS管的栅极与FPGA的第三控制端连接，所述第二MOS管的栅极与FPGA的第四控制端连接，所述第一MOS管和第二MOS管的漏极共同构成SSTL电路的信号输出端。较为优选的，所述第一MOS管为P沟道MOS管，第二MOS管为N沟道MOS管。较为优选的，所述第一运放电路的放大倍数为两倍。本发明的有益效果：不依赖于第三方C_PHY芯片，采用基于FPGA的双CML电路并联输出，通过FPGA控制开关管的通断，使两个CML电路不出现均截至的情况，通过设置电压调节电路降低电压，使FPGA输出满足C_PHY信号标准。通过设置运放电路，能有效增加输出到屏的信号的驱动能力。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。附图说明图1为C_PHY信号示意图；图2为C_PHY信号的差分效果示意图；图3为C_PHY信号的眼图效果示意图；图4为CML经典电路示意图；图5为本发明一种基于CML电路产生C_PHY信号的装置电路图；图中：1—第一控制端，2—第二控制端，3—第三控制端，4—第四控制端，5—第一引脚，6—第二引脚，7—第三引脚，8—第一电流表，9—第二电流表，10—第一MOS管，11—第二MOS管。具体实施方式下面结合附图和实例对本发明作进一步说明，显然所述实例仅仅是本发明的一部分实例，而不是全部实例，所以所述实例不应理解为对本发明的限制。如图5所示，一种基于CML电路产生C_PHY信号的装置，包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，FPGA具有供第一CML电路输出的第一引脚5，FPGA具有供第二CML电路输出的第二引脚6，FPGA具有供SSTL电路输出的第三引脚7。第一CML电路与第二CML电路并联，第一引脚5和第二引脚6后串联有电压调节电路和第一运放电路。第三引脚7后串联有第二运放电路，第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。电压调节电路包括串联于第一引脚5、第二引脚6与地之间的电阻R1和电阻R2。第一运放电路包括第一运算放大器U1、电阻R3和电阻R4，第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间。第一运算放大器的反向信号输入端通过电阻R4连接有REF参考源，电阻R4的另一端与第一运算放大器的输出端之间连接电阻R3。第二运放电路包括第二运算放大器U2和电阻R5，第三引脚7与第二运放电路的正向信号输入端连接，第二运放电路的反向信号输入端通过电阻R5与第二运放电路的信号输出端连接。第一CML电路包括并联设置的电阻R6和电阻R7、并联设置的三极管Q1和三极管Q2，电阻R6与三极管Q1串联，电阻R7与三极管Q2串联，电阻R6、电阻R7的另一端与VCC连接，三极管Q1和三极管Q2的发射极与第一电流表8连接，第一电流表8另一端接地。三极管Q1和三极管Q2的基极与FPGA的第一控制端1连接，三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。第二CML电路包括并联设置的电阻R8和电阻R9、并联设置的三极管Q3和三极管Q4，所述电阻R8与三极管Q3串联。电阻R9与三极管Q4串联，电阻R8、电阻R9的另一端与VCC连接，三极管Q3和三极管Q4的发射极与第二电流表9连接，第二电流表9另一端接地，三极管Q3和三极管Q4的基极与FPGA的第二控制端2连接，三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。SSTL电路包括串联在VCC与地之间的第一MOS管10和第二MOS管11，第一MOS管10的源极与VCC连接，第二MOS管11的源极与地连接。第一MOS管10的栅极与FPGA的第三控制端3连接，第二MOS管11的栅极与FPGA的第四控制端4连接，第一MOS管10和第二MOS管11的漏极共同构成SSTL电路的信号输出端。其中，第一MOS管10为P沟道MOS管，第二MOS管11为N沟道MOS管。第一CML电路与第二CML电路并联后，当Q1和Q3分别导通和不导通时，有如下4种组合，设置R6、R7、R8、R9均为50R，则R6、R7等效电阻为25R，R8、R9等效电阻为25R，I1＝8mA，I2＝16mA，则计算后输出电压即VI如下：通过程序控制，保证Q1和Q3不能同时截至，则剩下如下3种情况：但由于电压幅度太大，不符合C_PHY标准要求，通过电压调节电路实现电压的缩小。为了增加输出到屏的信号的驱动能力，在电压调节电路后设置第一运放电路，VCC＝1.2V，运放采用ADI的AD8003，由于采用1倍放大时，在信号频率大于100M时，输出波形有较严重振铃，故采用2倍放大，有效带宽可到730MHz，采用2倍带宽时，R3＝R4＝464R。由于VOUT输出的3电平分别为100mV，200mV，300mV，所以VAMP+分别是100mV2＝50mV，200mV2＝100mV，300mV2＝150mV，且R1+R2＝50R当VOUT为300mV时，VAMP+＝1.0VR1+R2×R2＝150mV1当VOUT为200mV时，VAMP+＝0.8VR1+R2×R2＝100mV2当VOUT为100mV时，VAMP+＝0.6VR1+R2×R2＝50mV3当R1+R2＝50R时，公式1，2，3不成立，故在运放的反向输入端加入直流电压VREF，增加VREF后，根据运放的反向输入端的工作特点，有VREF-VAMP+R4＝VAMP+-VOUTR3R3＝R4得到：VOUT＝VREF+2VAMP+4又根据运放同向输入端的特点，有VI-VAMP+R1＝VAMP+-VOUTR2得到：VAMP+＝R22×VIR1+R25将5代入4得到：VOUT＝VREF+2R22×VIR1+R26将VI＝1.0V时，VOUT＝150mV代入6得到0.15＝2R22×1R1+R2+VREF7VI＝0.8V时，VOUT＝100mV代入6得到0.1＝2R22×0.8R1+R2+VREF8VI＝0.6V时，VOUT＝50mV代入6得到0.1＝2R22×0.6R1+R2+VREF9R1+R2＝50R10通过78910最终得到VREF＝-100mV，R1＝47.5R，R2＝2.5R。将参考源的电压设置为以-100mV，电阻R1设置为47.5R，电阻R2设置为2.5R，则能实现C_PHYHS信号的输出。LP信号由于只有10M左右，选择带宽较低的运放来实现，由于LP信号高电平为1.2V，低电平为零，故可以直接用运放跟随来获得。选择第二运放U2时，需要选择带使能引脚的运放，在输出HS信号时，LP信号的运放输出高阻；反之，在输出LP信号时，HS信号的运放输出为高阻。以上所述，仅为本发明的具体实施方式，应当指出，任何熟悉本领域的技术人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

权利要求：1.一种基于CML电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，所述FPGA具有供第一CML电路输出的第一引脚5，所述FPGA具有供第二CML电路输出的第二引脚6，所述FPGA具有供SSTL电路输出的第三引脚7，所述第一CML电路与第二CML电路并联，所述第一引脚5和第二引脚6后串联有电压调节电路和第一运放电路，所述第三引脚7后串联有第二运放电路，所述第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。2.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述电压调节电路包括串联于第一引脚5、第二引脚6与地之间的电阻R1和电阻R2。3.如权利要求2所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第一运放电路包括第一运算放大器U1、电阻R3和电阻R4，所述第一运算放大器U1的正向信号输入端接入至电阻R1和电阻R2之间，所述第一运算放大器U1的反向信号输入端通过电阻R4连接有REF参考源，所述电阻R4的另一端与第一运算放大器U1的输出端之间连接电阻R3。4.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第二运放电路包括第二运算放大器U2和电阻R5，所述第三引脚7与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R5与第二运算放大器U2的信号输出端连接。5.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第一CML电路包括并联设置的电阻R6和电阻R7、并联设置的三极管Q1和三极管Q2，所述电阻R6与三极管Q1串联，所述电阻R7与三极管Q2串联，所述电阻R6、电阻R7的另一端与VCC连接，所述三极管Q1和三极管Q2的发射极与第一电流表8连接，所述第一电流表8另一端接地，所述三极管Q1和三极管Q2的基极与FPGA的第一控制端1连接，所述三极管Q1和三极管Q2的集电极共同构成第一CML电路的CML差分信号输出端。6.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第二CML电路包括并联设置的电阻R8和电阻R9、并联设置的三极管Q3和三极管Q4，所述电阻R8与三极管Q3串联，所述电阻R9与三极管Q4串联，所述电阻R8、电阻R9的另一端与VCC连接，所述三极管Q3和三极管Q4的发射极与第二电流表9连接，所述第二电流表9另一端接地，所述三极管Q3和三极管Q4的基极与FPGA的第二控制端2连接，所述三极管Q3和三极管Q4的集电极共同构成第二CML电路的CML差分信号输出端。7.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述SSTL电路包括串联在VCC与地之间的第一MOS管10和第二MOS管11，所述第一MOS管10的源极与VCC连接，所述第二MOS管11的源极与地连接，所述第一MOS管10的栅极与FPGA的第三控制端3连接，所述第二MOS管11的栅极与FPGA的第四控制端4连接，所述第一MOS管10和第二MOS管11的漏极共同构成SSTL电路的信号输出端。8.如权利要求7所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第一MOS管10为P沟道MOS管，第二MOS管11为N沟道MOS管。9.如权利要求1所述基于CML电路产生C_PHY信号的装置，其特征在于：所述第一运放电路的放大倍数为两倍。

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