申请/专利权人：锐泰微(北京)电子科技有限公司

申请日：2024-01-15

公开（公告）日：2024-04-12

公开（公告）号：CN117872700A

主分类号：G04F10/00

分类号：G04F10/00

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.30#实质审查的生效;2024.04.12#公开

摘要：本发明公开了一种时间数字转换器及其时间余量提取电路，包括多个时间余量提取单元；第一或门，多个输入端分别接收多个时间余量提取单元的第一输出信号，输出端提供第二起始信号；第二或门，多个输入端分别接收多个时间余量提取单元的第二输出信号，输出端提供第二终止信号，每个时间余量提取单元包括第一触发器，输入端接第一输入信号和第一伪触发器的置位端，置位端接第一终止信号和第二伪触发器的输入端；第二触发器，根据第一触发器的输出信号和第一输入信号提供第一输出信号；第三触发器，根据第一触发器的输出信号和第二输入信号提供第二输出信号，从而提高时间数字转换器的测量精度，以及时间数字转换器的连续测量能力。

主权项：1.一种用于时间数字转换器的时间余量提取电路，所述时间数字转换器包括依次排列的多个D触发器，第一起始信号经延时链分别提供多个输入信号至所述多个D触发器的输入端，第一终止信号提供至多个D触发器的置位端，所述时间余量提取电路包括：多个时间余量提取单元，与所述时间数字转换器的多个D触发器一一对应；第一或门，具有多个输入端和一个输出端，多个输入端分别接收多个所述时间余量提取单元的第一输出信号，输出端提供第二起始信号；第二或门，具有多个输入端和一个输出端，多个输入端分别接收多个所述时间余量提取单元的第二输出信号，输出端提供第二终止信号，其中，每个所述时间余量提取单元包括：第一触发器，输入端接收第一输入信号，置位端接收所述第一终止信号；第二触发器，输入端接所述第一触发器的输出端，置位端接经第一延时单元延时的所述第一输入信号，输出端提供所述第一输出信号；第三触发器，输入端接所述第一触发器的输出端，置位端接经第二延时单元延时的第二输入信号，输出端提供所述第二输出信号，第一伪触发器，输入端和输出端悬空，置位端接所述第一触发器的输入端；第二伪触发器，置位端和输出端悬空，输入端接所述第二触发器的置位端。

全文数据：

权利要求：

百度查询： 锐泰微(北京)电子科技有限公司 时间数字转换器及其时间余量提取电路

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