申请/专利权人：桂林电子科技大学

申请日：2021-11-11

公开（公告）日：2024-04-16

公开（公告）号：CN114038492B

主分类号：G11C11/41

分类号：G11C11/41;G11C11/413;G11C11/416

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2024.04.05#著录事项变更;2022.03.01#实质审查的生效;2022.02.11#公开

摘要：本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。

主权项：1.一种多相采样存内计算电路，其特征是，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。

全文数据：

权利要求：

百度查询： 桂林电子科技大学 一种多相采样存内计算电路

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