申请/专利权人：安徽大学

申请日：2024-03-20

公开（公告）日：2024-04-19

公开（公告）号：CN117910424A

主分类号：G06F30/3953

分类号：G06F30/3953;G06N3/063

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.05.07#实质审查的生效;2024.04.19#公开

摘要：本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。

主权项：1.一种基于6T-SRAM的时域存算单元，其特征在于，包括：N×4个6T-SRAM子单元，其用于存储权重数据；其中，N×4个6T-SRAM子单元分为N小行4小列；位于第j小列的6T-SRAM子单元共用位线BLj-1、位线BLBj-1，j∈[1,4]；位于第i小行的6T-SRAM子单元共用字线WLi-1；i∈[1,N-1]；1×4个预充电子单元；其中，位于第j小列的预充电子单元用于对位线BLj-1、位线BLBj-1进行预充；1个多比特计算子单元，其用于进行权重与输入的乘法运算；所述多比特计算子单元包括：16个NMOS管N3~N18；N3、N7、N11、N15的栅极连接字线INL；N5、N9、N13、N17的栅极连接字线INM；N4、N6的栅极连接位线LBL0；N8、N10连接位线LBL1；N16、N18的栅极连接位线LBL2；N12、N14的栅极连接位线LBL3；N3、N5、N7、N9、N11、N13、N15、N17的栅极接地GND；N3的源极连接N4的漏极，N5的源极连接N6的漏极，N7的源极连接N8的漏极，N9的源极连接N10的漏极，N11的源极连接N12的漏极，N13的源极连接N14的漏极，N15的源极连接N16的漏极，N17的源极连接N18的漏极；N4、N6、N8的源极连接字线VCL；N10、N18的源极连接字线VCM；N12、N14、N16的源极连接字线VCR；其中，N3、N4、N9、N10、N11、N12的宽长比相同；N5、N6、N7、N8、N13、N14、N15、N16的宽长比相同，且是N3宽长比的2倍；N17、N18的宽长比相同，且是N3宽长比的4倍；以及1×4个连接子单元，其用于将N×4个6T-SRAM子单元和1个多比特计算子单元连接起来；其中，位线BLj-1、位线BLBj-1通过位于第j小列的连接子单元连接位线LBLj-1；位于第j小列的预充电子单元和连接子单元共用位线BLj-1、位线BLBj-1；其中，字线INM、INL分别表征2bit输入的高位与低位，位线LBL0、LBL1、LBL2、LBL3分别表征4bit权重20:21:23:22；位线VCL、VCM、VCR上的放电延时表征运算结果。

全文数据：

权利要求：

百度查询： 安徽大学 时域存算单元、时域量化单元、及时域存内计算结构

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