申请/专利权人：安徽大学

申请日：2024-02-06

公开（公告）日：2024-04-19

公开（公告）号：CN117714907B

主分类号：H04N25/772

分类号：H04N25/772;H04N25/778

优先权：

专利状态码：有效-授权

法律状态：2024.04.19#授权;2024.04.02#实质审查的生效;2024.03.15#公开

摘要：本发明涉及滤波器设计技术领域，具体涉及用在CMOS图像传感器的FIR滤波器以及ADC模块。本发明提供了一种用在CMOS图像传感器的FIR滤波器，包括：1个全局计数器、N列列级电路。本发明公开的FIR滤波器通过优化电路结构实现N列列级电路共享使用全局计数器，大大减少了晶体管数量与版图面积。经过实验对比，本发明的用在CMOS图像传感器的FIR滤波器相较于现有传统FIR滤波器，晶体管数量降幅约30%。本发明解决了现有CMOS图像传感器使用的传统FIR滤波器面积偏大的问题。

主权项：1.一种用在CMOS图像传感器的FIR滤波器，其特征在于，包括：1个全局计数器，其用于进行信号计数；所述全局计数器包括：1个2T的反相器、7个11T的D触发器、7个4T的二选一选择器；反相器的输入端连接时钟信号CLK，输出端连接时钟信号CLKB；第1个D触发器的时钟正向输入端连接时钟信号CLK，时钟反向输入端连接反相器的输出端；第i个D触发器的D输入端、QB输出端相连；第i个D触发器的RES输入端连接RES信号，QB输出端连接第i+1个D触发器的时钟正向输入端和第i个二选一选择器的QB输入端，Q输出端连接第i+1个D触发器的时钟反向输入端和第i个二选一选择器的Q输入端；i∈[1,6]；第j个二选一选择器的控制端一连接mode信号，控制端二连接modeB信号；j∈[1,7]；mode信号与modeB信号为相反的信号；以及N列列级电路；其中，第n列列级电路包括：1个加法器、1个寄存器，加法器用于对全局计数器的计数进行数据累加，寄存器用于存储加法器产生的累加数据；n∈[1,N]；对于第n列列级电路，所述加法器包括：12个14T的全加器、1个10T的半加器、7个2T的选通开关、1个6T的模式选择器；所述寄存器包括：13个9T的锁存器；模式选择器的输入端一连接mode信号，输入端二连接第n个ADC_OUT信号，OUT输出端连接第1个全加器的Ci输入端、第k个全加器的B输出端、半加器的B输入端；k∈[8,12]；第j个选通开关的IN输入端连接第j个二选一选择器的Count输出端；第j个选通开关的OUT输出端连接第j个全加器的B输入端；第j个选通开关的控制端连接第n个ADC_OUTB信号；第n个ADC_OUT信号与第n个ADC_OUTB信号为相反的信号；第i个全加器的Co输出端连接第i+1个全加器的Ci输入端；第7个全加器的Co输出端连接第8个全加器的Co输出端；第l个全加器的Ci输入端连接第l+1个全加器的Co输出端；l∈[8,11]；第12个全加器的Ci输入端连接半加器的Co输出端；第m个全加器的S输出端连接第m个锁存器的Q输入端；m∈[1,12]；第m个锁存器的Latch输出端连接第m个全加器的A输入端；半加器的S输出端连接第13个锁存器的Q输入端；第13个锁存器的Latch输出端连接半加器的A输入端；其中，对于第n列列级电路，在mode、第n个ADC_OUT信号的配合作用下，加法器结合寄存器、并对全局计数器的计数进行累加及数字相关双采样。

全文数据：

权利要求：

百度查询： 安徽大学 用在CMOS图像传感器的FIR滤波器以及ADC模块

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