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申请/专利权人：北京左江科技股份有限公司
申请日：2024-01-26
公开（公告）日：2024-04-26
公开（公告）号：CN117931449A
主分类号：G06F9/50
分类号：G06F9/50;G06F15/78;G06F15/163
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.05.14#实质审查的生效;2024.04.26#公开
摘要：本发明涉及一种基于FPGA的多流并发资源优化方法，属于网络通信领域。本发明针对现有的FPGA的处理方式资源占用率太高的问题，将大带宽，高速率的数据业务通过FPGA高速接口转换为低速率，高数据位宽的数据，以优化FPGA的时钟；通过多级报文分发模块，实现高数据位宽的数据降低为低位宽的数据，以降低FPGA的RAM、LUT、FF等资源占用；通过多级报文汇聚模块，实现数据的还原，并通过FPGA高速接口输出。本发明通过多级报文分发的方式，降低了FPGA的RAM资源占用，降低了每个业务处理模块的带宽需求以及资源占用。
主权项：1.一种基于FPGA的多流并发资源优化方法，其特征在于，该方法包括：FPGA包括：业务分发模块和业务汇聚模块；业务分发模块分三级分发模块进行分发，令一级分发模块分发i组，二级分发模块分发j组，三级分发模块分发k组；令总接口带宽为DK；令一级分发模块输出数据位宽为DW1，时钟为Tclk1，分发i组；令二级分发模块输出数据位宽为DW2，时钟为Tclk2，分发j组；令三级分发模块输出数据位宽为DW3，时钟为Tclk3，分发k组；则业务分发模块的处理带宽能力需满足如下公式：DK≤i*DW1*Tclk1≤i*j*DW2*Tclk2≤i*j*k*DW3*Tclk3；业务汇聚模块分三级汇聚模块进行汇聚，令三级汇聚模块汇聚k组，二级汇聚模块汇聚j组，一级汇聚模块汇聚i组；令三级汇聚模块输入数据位宽为DW3，时钟为Tclk3，汇聚k组；令二级汇聚模块输入数据位宽为DW2，时钟为Tclk2，汇聚j组；令一级汇聚模块输入数据位宽为DW1，时钟为Tclk1，汇聚i组；则业务汇聚模块的处理带宽能力需满足如下公式：DK≥i*DW1*Tclk1≥i*j*DW2*Tclk2≥i*j*k*DW3*Tclk3。
全文数据：
权利要求：
百度查询： 北京左江科技股份有限公司 一种基于FPGA的多流并发资源优化方法
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