申请/专利权人：安徽大学

申请日：2024-02-05

公开（公告）日：2024-04-26

公开（公告）号：CN117713835B

主分类号：H03M1/46

分类号：H03M1/46;H04N25/772;H03M1/56

优先权：

专利状态码：有效-授权

法律状态：2024.04.26#授权;2024.04.02#实质审查的生效;2024.03.15#公开

摘要：本发明属于集成电路领域，具体涉及一种两步式列级低噪声CIS的模数转换器及CIS芯片。该电路中包括：SAR‑ADC单元、SS‑ADC单元、自适应采样控制单元和数据处理单元。其中，SAR‑ADC单元用于粗量化出Vin的高N位。SS‑ADC单元采用相关多重采样技术细量化出Vin的低M位。自适应采样控制单元包括一个选通电路和一个锁存器。锁存器锁存粗量化结果的最高位，将其作为环境光检测结果，并控制选通电路选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS‑ADC单元的重复采样次数。本发明克服了现有DCMS‑ADC电路需要多个斜坡发生器以及与环境光检测相关的逻辑电路，进而导致电路的集成度降低、功耗增加的问题。

主权项：1.一种两步式列级低噪声CIS的模数转换器，其特征在于：其用于将CIS像素单元的像素信号Vin量化为对应的多位数字信号D；其包括：SAR-ADC单元，其用于量化出Vin的高N位；所述SAR-ADC单元由一个电容阵列、开关阵列、比较器CMP，以及一个2N位输出的SAR逻辑电路构成；SS-ADC单元，其用于采用相关多重采样技术量化出Vin的低M位；所述SS-ADC单元由斜坡发生器、双向计数器以及与SAR-ADC单元共享的CMP构成；自适应采样控制单元，其包括一个选通电路和一个锁存电路LATCH_MSB；所述选通电路由选择器MUX、反相器INV、PMOS管M0、NMOS管M1构成；电路连接关系如下：MUX的两个输入端分别接控制信号RS1和RS2；MUX的S端接LATCH_MSB输出的控制信号CTL，MUX的输出端与M1的栅极相连；M1的栅极通过INV连接至M0的栅极；斜坡发生器的输出与M0和M1的源极相连；M0和M1的漏极作为选通电路的输出；所述锁存电路用于锁存所述SAR-ADC单元量化结果的最高位并生成对应的控制信号CTL；CTL一方面发送到选通电路，实现根据所述SAR-ADC单元量化结果的最高位选通斜坡发生器传输到电路中的斜坡信号数量，进而调整所述SS-ADC单元的重复采样次数；其中，当CTL信号为低电平并控制选择器MUX选择输入RS2信号，选通电路控制通过的斜坡信号数量为四个；当CTL信号为高电平并控制选择器MUX选择输入RS1信号，选通电路控制通过的斜坡信号数量为两个；另一方面发送到双向计数器，控制双向计数器的计数过程；以及数据处理单元，其包括平均电路和减法电路；所述平均电路用于计算并输出低M位的量化结果；所述减法电路用于计算并输出高N位的量化结果。

全文数据：

权利要求：

百度查询： 安徽大学 两步式列级低噪声CIS的模数转换器及CIS芯片

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