申请/专利权人：珠海全志科技股份有限公司

申请日：2021-07-01

公开（公告）日：2024-04-30

公开（公告）号：CN113626352B

主分类号：G06F13/16

分类号：G06F13/16

优先权：

专利状态码：有效-授权

法律状态：2024.04.30#授权;2021.11.26#实质审查的生效;2021.11.09#公开

摘要：本发明提供一种内存控制器的读取校准方法、计算机装置和可读存储介质，读取校准方包括，分别采用不同的VREF电平、DQSB信号的延时、DQS信号的延时，得到可用延时范围DRAB，并在其内找到最大的一组{DRAm，DRBm}，将DRAm和DRBm对应的优选VREF电平设定为VREFm，如DRAm不等于DRBm，则再对CK占空比的DT值进行调整，直到DRAm等于DRBm，得到最佳的DTn、VREFmn、DRAmn和DRBmn，完成所有校准步骤，后续的数据读取可根据上述的最佳值，利用最好的占空比校准效果和最大的采样裕度，对内存颗粒的数据进行读取操作。

主权项：1.DDR内存控制器的读取校准方法，其特征在于，包括：步骤1，保持VREF电平为VREFx和DQSB信号的延时为DBx，读取由内存颗粒输出的数据，采用不同的DQS信号的延时，记录与数据正确匹配的所述DQS信号的延时，得到所述DQS信号的可用延时范围DRA；步骤2，保持所述VREF电平为VREFx和DQS信号的延时为DAx，读取由内存颗粒输出的数据，采用不同的所述DQSB信号的延时，记录与数据正确匹配的所述DQSB信号的延时，得到所述DQSB信号的可用延时范围DRB；步骤3，采用不同的所述VREF电平，重复所述步骤1和所述步骤2，得到在每个所述VREF电平设定下所对应的所述DQS信号和所述DQSB信号的可用延时范围DRAB；步骤4，从所述可用延时范围DRAB内找到最大的一组{DRAm，DRBm},将所述DRAm和所述DRBm对应的优选VREF电平设定为VREFm，所述DQS信号的延迟设为DRAmn的中间值，所述DQSB信号延迟设为DRBmn的中间值；步骤5，如所述DRAm大于所述DRBm，则将CK占空比的DT值调小，返回至所述步骤1并依次执行所述步骤1至所述步骤4；步骤6，如所述DRAm小于所述DRBm，则将CK占空比的DT值调大，返回至所述步骤1并依次执行所述步骤1至所述步骤4；步骤7，如所述DRAm等于所述DRBm，将当前优选的DT值设置为最优CK占空比DTn，将当前优选的VREFm设置为最优VREF电平VREFmn，将当前优选的DRAm设置为最优DQS延时DRAmn，将当前优选的DRBm设置为最优DQSB延时DRBmn。

全文数据：

权利要求：

百度查询： 珠海全志科技股份有限公司 内存控制器的读取校准方法、计算机装置和可读存储介质

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