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申请/专利权人：江南大学;匀熵智能科技(无锡)有限公司
申请日：2024-02-02
公开（公告）日：2024-05-03
公开（公告）号：CN117973451A
主分类号：G06N3/0464
分类号：G06N3/0464;G06N3/063;G06F15/78
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.05.21#实质审查的生效;2024.05.03#公开
摘要：本发明提供了一种基于FPGA的三维卷积硬件加速器，属于硬件加速器领域。所述的基于FPGA的三维卷积硬件加速器包括指令分发模块、特征图输入控制模块、权重输入控制模块、偏置输入控制模块、缓存模块、计算控制模块、计算模块和输出模块通过合理开辟片上缓存并多次重复使用特征图、权重与卷积计算的中间结果，从而减少片上与片外数据交换的次数，提升整个加速器系统的推理时间并且减少能耗。同时设计了指令分发模块使得本加速器能灵活应对不同结构的卷积计算模型。
主权项：1.一种基于FPGA的三维卷积硬件加速器，其特征在于，所述的三维卷积硬件加速器设计如下：所述的基于FPGA的三维卷积硬件加速器包括指令分发模块、特征图输入控制模块、权重输入控制模块、偏置输入控制模块、缓存模块、计算控制模块、计算模块和输出模块；所述的指令分发模块负责处理神经网络当前层的特征图数据、权重数据、偏置数据信息并分发给其他模块；所述的特征图输入控制模块会根据来自指令分发模块的信息，通过AXI接口从DDR读取正确数量的特征图数据并缓存在片上BLOCKRAM；所述的权重输入控制模块会根据来自指令分发模块的信息，通过AXI接口从DDR读取正确数量的权重数据并缓存在片上BLOCKRAM；所述的偏置输入控制模块会根据来自指令分发模块信息，通过AXI接口从DDR读取正确数量的偏置数据并缓存在片上BLOCKRAM；所述的缓存模块包括各个DEMUX与BLOCKRAM，负责将特征图输入控制模块、权重输入控制模块、偏置输入控制模块读取的数据分发给各个片上BLOCKRAM；所述的计算控制模块根据指令分发模块的信息，按正确顺序取出缓存于BLOCKRAM片上的特征图数据、权重数据并送到计算模块进行乘加计算；所述的计算模块，包括乘法器MULT与ADD_OUT，分别负责乘法与加法操作并缓存中间结果加以复用；所述的输出模块根据指令分发模块的信息，将计算模块的计算结果通过AXI接口依次存入DDR指定地址中。
全文数据：
权利要求：
百度查询： 江南大学;匀熵智能科技(无锡)有限公司 一种基于FPGA的三维卷积硬件加速器
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