申请/专利权人：三星电子株式会社

申请日：2018-11-12

公开（公告）日：2024-05-03

公开（公告）号：CN109767795B

主分类号：G11C7/22

分类号：G11C7/22;G11C11/4076

优先权：["20171110 KR 10-2017-0149883"]

专利状态码：有效-授权

法律状态：2024.05.03#授权;2020.10.27#实质审查的生效;2019.05.17#公开

摘要：一种存储器装置和用于潜伏控制的操作方法，其中，在初始化模式下，划分具有第一频率的源时钟信号，以提供用作延迟锁相环电路的输入的分频时钟信号，分频时钟信号具有小于第一频率的第二频率。可执行锁定操作，以将分频时钟信号与反馈时钟信号对齐，其中通过经延迟锁相环电路延迟分频时钟信号来产生反馈时钟信号。在完成锁定操作之后，测量延迟锁相环电路的环路延迟。通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。

主权项：1.一种操作存储器装置的方法，所述方法包括以下步骤：在初始化模式下，将具有第一频率的源时钟信号划分为用于输入至延迟锁相环电路的分频时钟信号，所述分频时钟信号具有小于所述源时钟信号的所述第一频率的第二频率；通过执行锁定操作，将所述分频时钟信号与反馈时钟信号对齐，其中通过经所述延迟锁相环电路延迟所述分频时钟信号来产生所述反馈时钟信号；以及在执行所述锁定操作之后，测量所述延迟锁相环电路的环路延迟，所述环路延迟对应于所述反馈时钟信号相对于所述分频时钟信号的延迟。

全文数据：存储器装置及针对潜伏控制操作存储器装置的方法相关申请的交叉引用本申请要求于2017年11月10日在韩国知识产权局KIPO提交的韩国专利申请No.10-2017-0149883的优先权，该申请的公开以引用方式全文并入本文中。技术领域本发明构思的示例实施例整体涉及半导体集成电路。更具体地说，本发明构思的实施例整体涉及在存储器装置的各种模式下使用时钟信号和针对潜伏控制操作存储器装置的方法。背景技术通常，时钟信号可用于同步半导体装置的操作时序。当来自外部源的外部时钟信号被应用于半导体装置时，由于各种内部电路，在半导体装置的内部时钟信号中可能会造成延迟或时钟偏移。延迟锁相环电路可以通过使内部时钟信号与外部时钟信号同步来调整延迟。大多数同步存储器装置例如，同步动态随机存取存储器SDRAM包括延迟锁相环电路，因为读取潜伏方案和片上终止方案利用时钟同步方案。例如，在同步存储器装置中利用从外部装置提供的命令的潜伏控制来使命令与由延迟锁相环电路产生的延迟锁定时钟信号同步。发明内容本发明构思的一些示例实施例可提供能够有效地执行潜伏控制的存储器装置。本发明构思的一些示例实施例可提供一种操作有效地执行潜伏控制的存储器装置的方法。根据本发明构思的示例实施例，一种操作存储器装置的方法，所述方法包括：在初始化模式下，将具有第一频率的源时钟信号划分为用于输入至延迟锁相环电路的分频时钟信号，分频时钟信号具有小于源时钟信号的第一频率的第二频率；通过执行锁定操作，将分频时钟信号与反馈时钟信号对齐，其中通过经延迟锁相环电路延迟分频时钟信号来产生反馈时钟信号；以及在执行锁定操作之后，测量延迟锁相环电路的环路延迟，环路延迟对应于反馈时钟信号相对于分频时钟信号的延迟。根据本发明构思的示例实施例，操作存储器装置的方法还包括：在正常操作模式下，基于命令潜伏、源时钟信号、分频时钟信号和环路延迟来控制存储器装置的命令路径的延迟。根据本发明构思的示例实施例，当分频时钟信号的频率减小时，用于测量延迟锁相环电路的环路延迟的操作裕量增加。根据本发明构思的示例实施例，一种存储器装置包括：延迟锁相环电路，其被构造为通过延迟参考时钟信号产生反馈时钟信号和锁定延迟时钟信号；时钟分频器，其被构造为划分具有第一频率的源时钟信号，以产生具有小于第一频率的第二频率的分频时钟信号；时钟选择器，其被构造为在初始化模式下提供分频时钟信号作为参考时钟信号，以及在正常操作模式下提供源时钟信号作为参考时钟信号；以及延迟测量电路，其被构造为在初始化模式下，在完成延迟锁相环电路的锁定操作之后测量延迟锁相环电路的环路延迟，环路延迟对应于反馈时钟信号相对于分频时钟信号的延迟。根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过利用分频时钟信号实施命令路径的延迟，来针对潜伏控制减小延迟电路的大小和功耗。附图说明本领域普通技术人员将从下面结合附图的详细描述中更好地理解本发明构思的示例实施例。图1是示出根据本发明构思的示例实施例的操作存储器装置的方法的流程图；图2是示出根据本发明构思的示例实施例的存储器装置的框图；图3是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的延迟锁相环电路的框图；图4A和图4B是根据本发明构思的示例实施例的描述时钟信号的选择的示意图；图5是示出包括图3的延迟锁相环电路的存储器装置在初始化模式下的锁定操作的时序图；图6是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的时钟阻断器的示意图；图7是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的延迟测量电路的框图；图8是示出根据本发明构思的示例实施例的通过包括图7的延迟测量电路的存储器装置在初始化模式下测量环路延迟的时序图；图9是描述包括在图7的延迟测量电路中的计算器的操作的示意图；图10是示出根据本发明构思的示例实施例的包括在图7的延迟测量电路中的计数器的示意图；图11A和图11B是示出根据本发明构思的示例实施例的包括在图10的计数器中的触发器的电路图；图12是示出图10的计数器的示例操作的时序图；图13是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的延迟锁相环电路的框图；图14是示出包括图13的延迟锁相环电路的存储器装置在初始化模式下的锁定操作的时序图；图15是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的延迟测量电路的框图；图16是示出根据本发明构思的示例实施例的通过包括图15的延迟测量电路的存储器装置在初始化模式下测量环路延迟的时序图；图17是描述包括在图15的延迟测量电路中的计算器的操作的示意图；图18是示出根据本发明构思的示例实施例的包括在图2的存储器装置中的潜伏控制电路和潜伏延迟电路的框图；图19是示出根据本发明构思的示例实施例的图18中的潜伏延迟电路的示图；图20是示出根据本发明构思的示例实施例的包括在图19中的潜伏延迟电路中的延迟单元电路的电路图；图21是示出图19中的潜伏延迟电路的操作的时序图；以及图22是示出根据本发明构思的示例实施例的包括存储器装置的系统的框图。具体实施方式下文中，将参照示出了一些示例实施例的附图更完全地描述本发明构思的各个示例实施例。在附图中，相同标号始终指代相同元件。可省略对相同元件的重复描述。图1是示出根据本发明构思的示例实施例的操作存储器装置的方法的流程图。现在参照图1，在操作S100，在初始化模式下，将具有第一频率的源时钟信号划分，以提供具有小于第一频率的第二频率的分频时钟信号作为延迟锁相环电路的输入。在非限制性示例中，分频时钟信号可具有第一频率的12的第二频率例如，每两个周期的第一频率对应一个周期的第二频率。然而，本领域普通技术人员应该理解，例如，第二频率可划分为第一频率的13、或者第一频率的14或18等。在操作S200，执行锁定操作，以将分频时钟信号与通过经延迟锁相环延迟分频时钟信号产生的反馈时钟信号对准。例如，分频时钟信号和反馈时钟信号的对应的上升沿可对齐。在操作S300，在完成锁定操作之后测量延迟锁相环电路的环路延迟，其中，环路延迟对应于反馈信号相对于分频时钟信号的延迟。用于设置存储器装置的操作条件的初始化模式有别于用于执行存储器装置的访问操作的正常操作模式。例如，不管从存储器控制器提供的命令如何，都执行初始化模式。例如，技术人员应该理解，可将初始化模式实施为存储器装置的通电序列的一部分。例如，在激活特定应用的情况下也可发生初始化模式，例如，可通过存储器的特定逻辑构造改进特定应用的操作，因此，可针对与在基础通电序列中出现的初始化不同的构造将存储器初始化例如，再初始化。因此，根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法通过在初始化模式下利用分频时钟信号测量环路延迟可更有效地执行潜伏控制。在操作S400，在正常操作模式下，可基于命令潜伏、源时钟信号、分频时钟信号和环路延迟控制存储器装置的命令路径的延迟。因此，根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过利用分频时钟信号实施命令路径的延迟来减小用于潜伏控制的延迟电路的大小和功耗。图2是示出根据本发明构思的一些示例实施例的存储器装置的框图。参照图2，存储器装置1000可包括多个输入-输出暂记区，其包括时钟暂记区31、控制暂记区32和数据暂记区33、时钟路径电路10、命令路径电路20、延迟测量电路MEAS、潜伏控制电路LATCON、模式寄存器组MRS、存储器核MEM和数据输入-输出电路DIO。另外，时钟暂记区31接收外部时钟信号ECLK，控制暂记区32接收命令信号CMD，并且数据暂记区33接收和发送数据。虽然为了便于示出，图2示出了一个时钟暂记区31、一个控制暂记区32和一个数据暂记区33，但是本领域普通技术人员应该理解，存储器装置1000可包括多个时钟暂记区31、多个控制暂记区32和多个数据暂记区33。时钟路径电路10可包括时钟缓冲器CKBUF、时钟分频器DIV、时钟选择器MUX、时钟阻断器CKBL、延迟锁相环DLL和时钟转移路径TSAC1。例如，关于时钟路径电路10，时钟缓冲器CKBUF缓冲通过时钟暂记区31接收到的外部时钟信号ECLK并且输出源时钟信号BFCLK。源时钟信号BFCLK的频率与外部时钟信号ECLK实质上相同。时钟分频器DIV对具有第一频率的源时钟信号BFCLK进行分频，以产生具有小于第一频率的第二频率的分频时钟信号DVCLK。时钟选择器MUX响应于分频选择信号DVSEL输出源时钟信号BFCLK和分频时钟信号DVCLK之一。在一些示例实施例中，时钟选择器MUX在初始化模式下可选择和输出分频时钟信号DVCLK，作为参考时钟信号RFCLK，而时钟选择器MUX在正常操作模式下可选择和输出源时钟信号BFCLK，作为参考时钟信号RFCLK。时钟阻断器CKBL响应于时钟冻结信号FRZ在冻结窗口时间段禁用时钟选择器MUX的输出时钟信号。下面将参照图8描述利用时钟阻断器CKBL的环路延迟的测量。在本发明构思的一些示例实施例中，根据环路延迟的测量机制，可省略时钟阻断器CKBL。诸如图2示出的延迟锁相环DLL将参考时钟信号RFCLK延迟，并且产生反馈时钟信号FBCLK和锁定延迟时钟信号DLLCLK。下面将参照图3和图13描述本发明构思的延迟锁相环DLL的示例实施例。经时钟转移路径TSAC1将锁定延迟时钟信号DLLCLK提供至数据输入-输出电路DIO图2。继续参照图2，命令路径电路20可包括命令缓冲器CMDBUF、命令解码器CMDDEC、潜伏延迟电路LATDLN、可变延迟电路VDLN和命令转移路径TSAC2。命令缓冲器CMDBUF缓冲通过控制暂记区32接收到的命令信号CMD，并且命令解码器CMDDEC解码接收到的命令，以产生内部命令信号ICMD。潜伏延迟电路LATDLN基于来自潜伏控制电路LATCON的潜伏控制信号LTC将内部命令信号ICMD延迟补偿潜伏量，以输出补偿命令信号OCMD。下面将参照图18描述补偿潜伏。经可变延迟电路VDLN和命令转移路径TSCA2将输出的补偿命令信号OCMD提供至数据输入-输出电路DIO。命令转移路径TSCA2的延迟时间可与时钟转移路径TSCA1的延迟时间实质上相同。另外，可将命令路径电路20中的可变延迟电路VDLN的延迟时间设为与时钟路径电路10的延迟锁相环DLL中的可变延迟电路未示出的延迟时间实质上相同。延迟测量电路MEAS可在完成锁定操作之后基于时钟冻结信号FRZ、参考时钟信号RFCLK和反馈时钟信号FBCLK的值测量延迟锁相环DLL的环路延迟。如上所述，在初始化模式下，可选择分频时钟信号DVCLK作为参考时钟信号RFCLK，并且环路延迟可对应于反馈信号FBCLK相对于分频时钟信号DVCLK的延迟。下面，将参照图7和图15描述延迟测量电路MEAS的示例实施例。潜伏控制电路LATCON在正常操作模式下可产生对应于补偿潜伏的潜伏控制信号LTC。可通过从命令潜伏中减去环路延迟来计算补偿潜伏。另外，潜伏控制电路LATCON可产生指示补偿潜伏是否对应于源时钟信号BFCLK的时钟周期的奇数倍的奇数标记信号。模式寄存器组MRS可被构造为存储用于存储器装置1000的操作的信息或值。例如，模式寄存器组MRS可存储诸如CAS潜伏CL、CAS写潜伏CWL、片上端子ODT潜伏等的命令潜伏LCOM。可将存储的命令潜伏LCOM提供至潜伏控制电路LATCON。存储器核MEM可包括布置有多个存储器单元的存储器单元阵列和用于控制对存储器单元的访问的电路。存储器核MEM可包括易失性存储器装置诸如动态随机存取存储器DRAM、静态随机存取存储器SRAM等和非易失性存储器装置诸如闪速存储器、相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM、竖直NAND等。还可具有读取存储在存储器核中的数据对存储在存储器核中的数据编程的存储器控制器。数据输入-输出电路DIO可包括用于在读操作中将读数据输出至数据暂记区33的驱动器和用于在写操作中缓冲通过数据暂记区33接收的写数据的接收缓冲器。数据输入-输出电路DIO可控制与经时钟暂记区31接收并且通过时钟路径电路10提供的时钟信号ECLK和通过命令路径电路20提供的命令信号关联的数据的输入-输出时序、ODT时序等。图3是示出包括在图2的存储器装置中的延迟锁相环电路的示例实施例的框图。参照图3，延迟锁相环电路100可包括可变延迟电路VDLN、相位检测器PDET、复制延迟电路PTHR和控制器CTRL。可变延迟电路VDLN将参考时钟信号RFCLK延迟对应于来自控制器CTRL的延迟控制信号DLCON的延迟时间，以输出锁定延迟时钟信号DLLCLK。复制延迟电路PTHR将锁定延迟时钟信号DLLCLK延迟固定的延迟时间，以输出反馈时钟信号FBCLK。可通过对时钟路径上的延迟建模获得复制延迟电路PTHR的延迟时间。例如，可对复制延迟电路PTHR的延迟时间建模，使其为图2中的时钟缓冲器CKBUF、时钟转移路径TSAC1和数据输入-输出电路DIO的延迟时间之和。相位检测器PDET将参考时钟信号RFCLK和反馈时钟信号FBCLK的相位进行比较，以将比较结果信号提供至控制器CTRL。控制器CTRL可基于比较结果信号改变延迟控制信号DLCON的值，以使得参考时钟信号RFCLK和反馈时钟信号FBCLK在相同相位对齐。这样，延迟锁相环电路100可执行锁定操作，以将参考时钟信号RFCLK和反馈时钟信号FBCLK在相同相位对齐，并且在完成锁定操作之后，延迟锁相环电路100可存储延迟控制信号DLCON的值，作为锁定信息。根据本发明构思的示例实施例，可提供分频时钟信号DVCLK作为参考时钟信号RFCLK。例如，在初始化模式下，分频时钟信号DVCLK可为延迟锁相环电路100的输入RFCLK，并且在正常操作模式下，可提供源时钟信号BFCLK，作为参考时钟信号RFCLK。在初始化模式下，延迟锁相环电路100可执行锁定操作，以将分频时钟信号DVCLK和从分频时钟信号DVCLK延迟的反馈时钟信号FBCLK对齐。在正常操作模式下，延迟锁相环电路100可基于在初始化模式中获得的锁定信息延迟源时钟信号BFCLK，以产生用于存储器装置1000的访问操作的锁定延迟时钟信号DLLCLK。图4A和图4B是用于描述根据本发明构思的示例实施例的对时钟信号的选择的示意图。可基于模式信号MD和高频率标记信号FHF产生上述分频选择信号DVSEL。模式信号MD的逻辑电平可指示初始化模式或正常操作模式，并且高频率标记信号FHF的逻辑电平可指示从存储器控制器提供的外部时钟信号ECLK的频率是否高于预定阈值频率。在本发明构思的一些示例实施例中，如图4A和图4B所示，可通过对模式信号MD与高频率标记信号FHF执行与AND操作来产生分频选择信号DVSEL。模式信号MD可具有指示初始化模式的逻辑高电平H和指示正常操作模式的逻辑低电平L。当外部时钟信号ECLK的频率高于阈值频率时，可在逻辑高电平H激活高频率标记信号FHF。图2中的时钟选择器MUX可响应于分频选择信号DVSEL选择源时钟信号BFCLK和分频时钟信号DVCLK之一，并且输出所选择的信号，作为参考时钟信号RFCLK。在图4A和图4B的示例实施例中，仅当外部时钟信号ECLK的频率高于阈值频率时，选择分频时钟信号DVCLK，并且提供分频时钟信号DVCLK作为延迟锁相环DLL的输入，否则选择源时钟信号BFCLK，并且提供源时钟信号BFCLK作为延迟锁相环DLL的输入。图4A和图4B示出了信号MD和FHF的逻辑电平的示例和用于产生分频选择信号DVSEL的与操作的示例，但是逻辑电平和逻辑操作不限于此。在本发明构思的一些示例实施例中，在初始化模式下，不管外部时钟信号ECLK的频率如何，都可选择分频时钟信号DVCLK作为参考时钟信号RFCLK。在其它示例实施例中，如果在正常操作模式以及初始化模式下，外部时钟信号ECLK的频率高于阈值频率，则可选择分频时钟信号DVCLK作为参考时钟信号RFCLK。图5是示出包括图3的延迟锁相环电路的存储器装置在初始化模式下的锁定操作的时序图。图5示出了具有时钟周期tCK的源时钟信号BFCLK，在锁定操作之前和之后BEFORE，LOCKED的分频时钟信号DVCLK和反馈时钟信号FBCLK。在图5中，源时钟信号BFCLK的第一频率是分频时钟信号DVCLK的第二频率的两倍。为了便于示出，图5示出了分频比率为二的非限制性示例，然而第一频率可为第二频率的L倍L是任意自然数。参照图5，可通过将分频时钟信号DVCLK与反馈时钟信号FBCLK在相同相位对齐来执行初始化模式下的锁定操作。图3中的延迟锁相环电路100的控制器CTRL可存储对应于图5中的延迟时间tD的延迟控制信号DLCON的值，作为锁定信息。图2中的延迟测量电路MEAS可在完成锁定操作之后测量环路延迟LPDEL，并且将测量的环路延迟LPDEL提供至潜伏控制电路LATCON。当分频时钟信号DVCLK和反馈时钟信号FBCLK在相同相位对齐时，环路延迟LPDEL可对应于源时钟信号BFCLK的时钟周期tCK的偶数倍。图6是示出包括在图2的存储器装置中的时钟阻断器的示例实施例的示意图。参照图6，时钟阻断器CKBL可对图2中的时钟冻结信号FRZ和时钟选择器MUX的输出执行与操作，以产生参考时钟信号RFCLK。如上所述，根据分频选择信号DVSEL，时钟选择器MUX的输出可为源时钟信号BFCLK或分频时钟信号DVCLK。如将在下面参照图8的描述，例如，可在冻结窗口时间段FWIN在逻辑低电平将时钟冻结信号FRZ去激活，以在冻结窗口时间段FWIN阻挡和禁用源时钟信号BFCLK或分频时钟信号DVCLK。图6示出了通过与门实现时钟阻断器CKBL的非限制性示例实施例，但是可利用晶体管、传输门等不同地实施时钟阻断器CKBL。图7是示出包括在图2的存储器装置中的延迟测量电路的示例实施例的框图，图8是示出通过包括图7的延迟测量电路的存储器装置在初始化模式下测量环路延迟的示例实施例的时序图，图9是描述包括在图7的延迟测量电路中的计算器的操作的示意图。参照图7，延迟测量电路200可包括计数器210和计算器230。如图8所示，计数器210可在基于时钟冻结信号FRZ禁用参考时钟信号RFCLK的同时在冻结窗口时间段FWIN中对反馈时钟信号FBCLK的时钟周期数计数，以产生计数信号CNT。在完成锁定操作之后，在对应于冻结窗口时间段FWIN的合适时间间隔，时钟冻结信号FRZ可在逻辑低电平被去激活。如将在下面参照图10和图12的描述，计数信号CNT可为指示测量的时钟周期数N的多个比特信号。在图8中，第一情况CASE1对应于选择分频时钟信号DVCLK作为参考时钟信号RFCLK并且提供分频时钟信号DVCLK作为延迟锁相环DLL的输入的情况，并且第二情况CASE2对应于选择源时钟信号BFCLK作为参考时钟信号RFCLK并且提供源时钟信号BFCLK作为延迟锁相环DLL的输入的情况。计数器210可在冻结窗口时间段FWIN对反馈时钟信号FBCLK的上升沿或下降沿计数，并且提供计数的数作为时钟周期数N，如将在下面参照图10和图12的描述。在图8的示例中，在第一情况CASE1下时钟周期数N为2，在第二情况CASE2下时钟周期数N为4。参照图8，本文中在下面部分地解释了，随着执行操作的操作裕量变小，发生错误的概率增大。例如，在第一情况CASE1，用于测量环路延迟LPDEL的操作裕量MG1对应于源时钟信号BFCLK的整个时钟周期tCK。然而，在第二情况CASE2，用于测量环路延迟LPDEL的操作裕量MG2对应于源时钟信号BFCLK的时钟周期tCK的一半。这种在第二情况下操作裕量的时钟周期减小一半可为错误的原因。如果源时钟信号BFCLK的频率相对低，则可利用源时钟信号BFCLK测量环路延迟LPDEL，而没有特别的问题。然而，随着源时钟信号BFCLK的频率增大，操作裕量MG2减小，并且测量错误的概率增大。为了便于测量环路延迟LPDEL和防止发生测量错误，在初始化模式下，可使用分频时钟信号DVCLK代替源时钟信号BFCLK，以确保增大的操作裕量MG1。而且，在分频时钟信号DVCLK的频率小于源时钟信号的频率的情况下，可增大操作裕量MG1。另外，当分频时钟信号的频率减小时，用于测量延迟锁相环电路的环路延迟的操作裕量增大。因此，根据本发明构思的实施例，可设置操作裕量以当源时钟信号的频率增大时减少错误发生和或防止错误增加。因此，在初始化模式下，本发明构思的一些示例实施例中的存储器装置和操作存储器装置的方法可通过利用分频时钟信号测量环路延迟来有效地执行潜伏控制。计算器230可基于时钟周期的计数数量N计算对应于环路延迟LPDEL的M的值。如图9所示，当分频选择信号DVSEL具有逻辑高电平H时，或者选择分频时钟信号DVCLK，作为参考时钟信号RFCLK，可确定2N为环路延迟LPDEL的值M。相反，当分频选择信号DVSEL具有逻辑低电平L或者选择源时钟信号BFCLK作为参考时钟信号RFCLK时，可确定N作为环路延迟LPDEL的值M。图10是示出包括在图7的延迟测量电路中的计数器的示例实施例的示意图。参照图10，计数器210可包括时钟输入电路220和脉冲计数器。时钟输入电路220可基于时钟冻结信号FRZ和反馈时钟信号FBCLK产生过滤的时钟信号FLCLK。如将在下面参照图12的描述，可通过仅在冻结窗口时间段FWIN使反馈时钟信号FBCLK通过来产生过滤的时钟信号FLCLK。脉冲计数器可包括级联耦合的多个触发器221、222和223，以在冻结窗口时间段FWIN产生对应于反馈时钟信号FBCLK的时钟周期数N的比特信号D[0]、D[1]和D[2]。为了便于示出，图10示出了三个触发器的非限制性示例，然而可不同地确定脉冲计数器中的触发器的数量。在本发明构思的一些示例实施例中，可通过负边沿触发的触发器来实施触发器221、222和223，以产生按次序翻转的比特信号D[0]、D[1]和D[2]。在本发明构思的其它示例实施例中，可通过正边沿触发的触发器来实施触发器221、222和223，以产生按次序翻转的比特信号D[0]、D[1]和D[2]。图11A和图11B是示出包括在图10的计数器中的触发器的示例实施例的电路图。本领域普通技术人员应该理解，本发明构思的实施例不限于图11A和图11B所示的构造。图11A示出了正边沿触发的触发器的示例，并且图11B示出了负边沿触发的触发器的示例。提供图11A和图11B中的触发器的非限制性示例构造，以描述图10中的脉冲计数器的翻转操作，然而触发器的构造可不同地改变。参照图11A，正边沿触发的触发器可包括第一逆变器111、第二逆变器112、第一开关113和第二开关114。第一逆变器111的输出耦合至第二逆变器112的输入，第二逆变器112的输出经第二开关114耦合至第一逆变器111的输入，从而形成锁存构造。在图11A的示例中，第一逆变器111的输出对应于反相输出端子Q，并且第二逆变器112的输出对应于非反相输出端子Q。第一开关113耦合在数据端子D与第一逆变器111的输入之间，第一开关113的控制端子CK对应于时钟端子。将时钟信号CLK施加至第一开关113的控制端子CK，并且将时钟信号CLK的反相信号CLK施加至第二开关114的控制端子CK。图11A的正边沿触发的触发器还可包括用于初始化触发器的状态的复位开关115。当响应于复位信号RST将复位开关115接通时，可根据复位电压VDD或GND将反相输出端子Q和输出端子Q分别初始化为逻辑低或逻辑高。当施加至控制端子CK的时钟信号CLK为逻辑低时，图11A的触发器处于即使数据端子D的逻辑电平改变也不改变的贮存状态。当时钟信号CLK从逻辑低转变为逻辑高也就是说，处于时钟信号CLK的上升沿时，数据端子D的逻辑电平转移至非反相输出端子Q中。将逻辑状态与施加至时钟端子CK的信号的边沿同步地确定的触发器称作边沿触发的触发器，并且图11A的触发器是正边沿触发的触发器。当反相输出端子Q耦合至数据端子D时，正边沿触发的触发器可执行翻转。当施加至控制端子CK的时钟信号CLK转变为逻辑低时，将第二开关114接通，并且将数据端子D设为与非反相输出端子Q相反的逻辑电平，但是触发器的状态由于第一开关113关断而不改变。当时钟信号CLK转变为逻辑高时，第一开关113接通，并且反相输出端子的逻辑电平施加至第一逆变器111的输入，从而将非反相输出端子Q的逻辑状态反相。这样，正边沿触发的触发器在施加至控制端子CK的时钟信号CLK的每个上升沿通过将贮存状态从逻辑高反转为逻辑低或者从逻辑低反转为逻辑高来执行翻转。参照图11B，负边沿触发的触发器具有与图11A的正边沿触发的触发器相似的构造，但是将时钟信号CLK的反相信号CLK施加至第一开关123的控制门CK，并且将时钟信号CLK施加至第二开关124的控制门CK。例如，图11A和图11B的触发器的不同之处在于控制端子CK和CK互换了。图11B的负边沿触发的触发器响应于时钟信号CLK的下降沿执行翻转，而图11A的正边沿触发的触发器响应于时钟信号CLK的上升沿执行翻转。当施加至控制端子CK的时钟信号CLK转变为逻辑高时，第二开关124接通，并且将数据端子D设为与非反相输出端子Q相反的逻辑电平，但是触发器的状态由于第一开关123关断而不改变。当时钟信号CLK转变为逻辑低时，第一开关123接通，并且反相输出端子的逻辑电平施加至第一逆变器111的输入，从而将非反相输出端子Q的逻辑状态反转。这样，负边沿触发的触发器在施加至控制端子CK的时钟信号CLK的每个下降沿通过将贮存状态从逻辑高反转为逻辑低或者从逻辑低反转为逻辑高来执行翻转。计数器210可包括这种正边沿触发的触发器和或负边沿触发的触发器，以对时钟周期数N计数。参照图12描述了利用图11A的负边沿触发的触发器对时钟周期数N计数的示例实施例，但是示例实施例不限于此。可利用参照图11B描述的正边沿触发的触发器来实施计数器210。图12是示出图10的计数器的示例操作的时序图。参照图10和图12，时钟输入电路220可仅在时钟冻结信号FRZ的冻结窗口时间段FWIN使反馈时钟信号FBCLK通过来产生过滤的时钟信号FLCLK。可例如通过负边沿触发的触发器实现所述多个触发器221、222和223，以响应于前一阶段的输出的下降沿产生按次序翻转的比特信号D[0]、D[1]和D[2]。在图12的示例中，所得的二进制码D[2：0]可为“011”，因此在冻结窗口时间段FWIN中，测量的时钟周期数N可为“3”，对应于反馈时钟信号FBCLK的下降沿的数量。计算器230可通过将分频比率与时钟周期数N相乘提供代表环路延迟LPDEL的值M。例如，当分频比率为二时，例如，当源时钟信号BFCLK的第一频率为分频时钟信号DVCLK的第二频率的两倍时，对于图12的示例，计算器提供计算出的M＝2×3＝6。这样，根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。图13是示出包括在图2的存储器装置中的延迟锁相环电路的示例实施例的框图。参照图13，延迟锁相环电路101可包括可变延迟电路VDLN、相位检测器PDET、复制延迟电路PTHR和控制器CTRL。可变延迟电路VDLN将参考时钟信号RFCLK延迟对应于来自控制器CTRL的延迟控制信号DLCON的延迟时间，以输出锁定延迟时钟信号DLLCLK。复制延迟电路PTHR将锁定延迟时钟信号DLLCLK延迟固定延迟时间，以输出反馈时钟信号FBCLK。可通过对时钟路径上的延迟建模获得复制延迟电路PTHR的延迟时间。例如，可将复制延迟电路PTHR的延迟时间建模为图2中的时钟缓冲器CKBUF的延迟时间、时钟转移路径TSAC1的延迟时间和数据输入-输出电路DIO的延迟时间之和。相位检测器PDET将参考时钟信号RFCLK的相位与反馈时钟信号FBCLK的相位进行比较，以将比较结果信号提供至控制器CTRL。控制器CTRL可基于比较结果信号改变延迟控制信号DLCON的值，以使得分频时钟信号DVCLK与反馈时钟信号FBCLK在相同相位或相反相位对齐。与图3的延迟锁相环电路100比较，图13的延迟锁相环电路101可将分频时钟信号DVCLK与反馈时钟信号FBCLK在相同相位或相反相位对齐。例如，通过提供作为分频时钟信号DVCLK的反相信号的反相分频时钟信号DVCLKB以及将反相分频时钟信号DVCLKB与反馈时钟信号FBCLK在相同相位对齐，分频时钟信号DVCLK和反馈时钟信号FBCLK可在相反相位对齐。相位检测器PDET可产生指示分频时钟信号DVCLK与反馈时钟信号FBCLK是在相同相位还是相反相位对齐的反相信号FINV。这样，延迟锁相环电路101可执行锁定操作，以将参考时钟信号RFCLK与反馈时钟信号FBCLK在相同相位或相反相位对齐，并且延迟锁相环电路101可在完成锁定操作之后存储延迟控制信号DLCON的值，作为锁定信息。在正常操作模式下，延迟锁相环电路101可基于在初始化模式下获得的锁定信息延迟源时钟信号BFCLK，以产生用于存储器装置1000的访问操作的锁定延迟时钟信号DLLCLK。图14是示出包括图13的延迟锁相环电路的存储器装置在初始化模式下的锁定操作的时序图。图14示出了在锁定操作BEFORE，LOCKED之前和之后具有时钟周期tCK、分频时钟信号DVCLK、反相分频时钟信号DVCLKB和反馈时钟信号FBCLK的源时钟信号BFCLK的相位。在图14中，第一情况CASE1对应于分频时钟信号DVCLK和反馈时钟信号FBCLK在相反相位对齐的情况，第二情况CASE2对应于分频时钟信号DVCLK和反馈时钟信号FBCLK在相同相位对齐的情况。在第一情况CASE1下，环路延迟LPDEL是源时钟信号BFCLK的时钟周期tCK的奇数倍例如，三倍，在第二情况CASE2下，环路延迟LPDEL是源时钟信号BFCLK的时钟周期tCK的偶数倍例如，四倍。在图14中，源时钟信号BFCLK的第一频率是分频时钟信号DVCLK的第二频率的两倍。为了便于示出，图14示出了二分的非限制性示例，然而第一频率可为第二频率的任意自然数倍。图13中的延迟锁相环电路101的控制器CTRL可存储对应于图14中的延迟时间tD1或tD2的延迟控制信号DLCON的值，作为锁定信息。图2中的延迟测量电路MEAS可测量在完成锁定操作之后的环路延迟LPDEL，并且将测量的环路延迟LPDEL提供至潜伏控制电路LATCON。这样，当分频时钟信号DVCLK和反馈时钟信号FBCLK在相同相位对齐时，环路延迟LPDEL可对应于源时钟信号BFCLK的时钟周期tCK的偶数倍，当分频时钟信号DVCLK和反馈时钟信号FBCLK在相反相位对齐时，环路延迟LPDEL可对应于源时钟信号BFCLK的时钟周期tCK的奇数倍。图15是示出包括在图2的存储器装置中的延迟测量电路的示例实施例的框图，图16是示出通过包括图15的延迟测量电路的存储器装置在初始化模式下测量环路延迟的示例实施例的时序图，图17是描述包括在图15的延迟测量电路中的计算器的操作的示意图。参照图15，例如，延迟测量电路201可包括计数器250和计算器270。如图16所示，在基于时钟冻结信号FRZ禁用参考时钟信号RFCLK的同时，在冻结窗口时间段FWIN中，计数器250可对反馈时钟信号FBCLK的时钟周期数计数，以产生计数信号CNT。在完成锁定操作之后，时钟冻结信号FRZ可在对应于冻结窗口时间段FWIN的合适时间间隔在逻辑低电平下被去激活。计数信号CNT可为指示测量的时钟周期数N的多个比特信号，如参照图10和图12的描述。在图16中，第一情况CASE1对应于分频时钟信号DVCLK和反馈时钟信号FBCLK在相反相位对齐的情况，第二情况CASE2对应于分频时钟信号DVCLK和反馈时钟信号FBCLK在相同相位对齐的情况。在第一情况CASE1下，环路延迟LPDEL可为源时钟信号BFCLK的时钟周期tCK的奇数倍例如，三倍，在第二情况CASE2下，环路延迟LPDEL可为源时钟信号BFCLK的时钟周期tCK的偶数倍例如，四倍。在冻结窗口时间段FWIN中，计数器250可对反馈时钟信号FBCLK的上升沿或下降沿计数，并且提供计数的数作为时钟周期数N，如参照图10和图12的描述。在图16的示例中，时钟周期数N在第一情况CASE1为1或2并且在第二情况CASE2为2。计算器270可基于计数的时钟周期数N计算对应于环路延迟LPDEL的M的值。如图17所示，当分频选择信号DVSEL具有逻辑高电平H并且反相标记信号FINV具有逻辑高电平H时也就是说，当选择分频时钟信号DVCLK作为参考时钟信号RFCLK，并且分频时钟信号DVCLK和反馈时钟信号FBCLK在相反相位对齐时，可确定2N-1或2N+1作为环路延迟LPDEL的值M。当分频选择信号DVSEL具有逻辑高电平H并且反相标记信号FINV具有逻辑低电平L时也就是说，当选择分频时钟信号DVCLK作为参考时钟信号RFCLK，并且分频时钟信号DVCLK和反馈时钟信号FBCLK在相同相位对齐时，可确定2N为环路延迟LPDEL的值M。相反，当分频选择信号DVSEL具有逻辑低电平L也就是说，选择源时钟信号BFCLK作为参考时钟信号RFCLK时，不管反相标记信号FINV如何DC，无所谓，都可确定N为环路延迟LPDEL的值M。图18是示出包括在图2的存储器装置中的潜伏控制电路和潜伏延迟电路的示例实施例的框图。参照图18，在初始化模式之后出现的正常操作模式下，包括潜伏控制电路310和潜伏延迟电路330的电路300可基于命令潜伏LCOM、源时钟信号BFCLK、分频时钟信号DVCLK和环路延迟LPDEL调整命令路径上的延迟。可仅在正常操作模式下启用电路300，并且可在初始化模式下禁用电路300。潜伏控制电路310可在正常操作模式下产生对应于补偿潜伏的潜伏控制信号LTC。可通过从命令潜伏LCOM中减去环路延迟LPDEL来计算补偿潜伏。可通过多个比特信号LTC[0]-LTC[3]实施潜伏控制信号LTC，如图19所示。例如，当命令潜伏LCOM为CAS潜伏CL并且环路延迟LPDEL为M时，补偿潜伏可为CL-M。这里，CL和M可由对应于源时钟信号BFCLK的时钟周期数的正整数表示。另外，潜伏控制电路310可产生指示补偿潜伏是否对应于源时钟信号BFCLK的时钟周期tCK的奇数倍的奇数标记信号FODD。如参照图2的描述，潜伏延迟电路330可布置在存储器装置1000的命令路径上，以基于潜伏控制信号LTC和奇数标记信号FODD提供对应于补偿潜伏的延迟。潜伏延迟电路330可基于潜伏控制信号LTC和奇数标记信号FODD将内部延迟信号ICMD延迟补偿潜伏，以产生补偿命令信号OCMD。在本发明构思的一些示例实施例中，潜伏控制电路310可在读操作中从图2中的模式寄存器组MRS接收CAS潜伏CL，作为命令潜伏LCOM，以控制潜伏延迟电路330，从而数据输入-输出电路DIO的驱动器可在适当时机将读数据输出至数据暂记区33。在本发明构思的其它示例实施例中，潜伏控制电路310可在写操作中从图2中的模式寄存器组MRS接收CAS写潜伏CWL，作为命令潜伏LCOM，以控制潜伏延迟电路330，从而数据输入-输出电路DIO的接收缓冲器可在适当时机通过数据暂记区33接收写读数据。图19是示出图18中的潜伏延迟电路的示例实施例的示意图。参照图19，潜伏延迟电路330可包括多个延迟单元电路341、342、343和344以及时钟选择器350。所述多个延迟单元电路341、342、343和344串联，并且响应于潜伏控制信号LTC操作。串联或级联表示提供前一阶段的输出作为下一阶段的输入。将在下面参照图20描述根据本发明构思的示例实施例的延迟单元电路。图19示出了四个延迟单元电路341、342、343和344的非限制性示例，然而可不同地确定级联的延迟单元电路的数量。在一些示例实施例中，时钟选择器350可响应于奇数标记信号FODD将源时钟信号BFCLK和分频时钟信号DVCLK之一施加至所述多个延迟单元电路341、342、343和344中的最后一个延迟单元电路344。在其它示例实施例中，时钟选择器350可响应于奇数标记信号FODD将分频时钟信号DVCLK和反相分频时钟信号DVCLKB之一施加至所述多个延迟单元电路341、342、343和344中的最后一个延迟单元电路344，其中反相分频时钟信号DVCLKB是分频时钟信号DVCLK的反相信号。级联的延迟单元电路341、342、343和344可响应于潜伏控制信号LTC例如，被施加以启用延迟单元电路341、342、343和344的端子EN的多个比特信号LTC[0]-LTC[3]通过调整内部命令信号ICMD的潜伏来产生补偿命令信号OCMD。相对于延迟单元电路341、342、343和344中的每一个，数据端子D连接至前一阶段的输出端子Q。将时钟选择器350的输出施加至最后一个延迟单元电路344的时钟端子CK，并且将分频时钟信号DVCLK施加至其它延迟单元电路341、342和343的时钟端子CK。延迟单元电路341、342、343和344中的每一个可分别响应于对应的一个比特信号LTC[0]-LTC[3]启用。启用的延迟单元电路可基于施加至时钟端子CK的时钟信号转移内部命令信号ICMD。图20是示出包括在图19中的潜伏延迟电路中的延迟单元电路的示例实施例的电路图。如图20所示，每个延迟单元电路360可包括传输门TG1和TG2、晶体管TR1和TR2、锁存器LT1和LT2以及逻辑门LG1、LG2和LG3。锁存器LT1和LT2可包括逆变器INV1-INV4，并且逆变器INV1-INV4中的一些可为响应于施加至时钟端子CK的时钟信号操作的三态逆变器。反相时钟端子由图20中的CKB表示。第一传输门TG1可响应于在时钟端子CK的时钟信号的上升沿将数据端子D的信号存储至第一锁存器LT1。第二传输门TG2可响应于在时钟端子CK的时钟信号的下降沿将存储在第一锁存器LT1中的值存储至第二锁存器LT2。逻辑门LG1、LG2和LG3可绕过内部命令信号ICMD，以响应于施加至使能端子EN的去激活的比特信号将内部命令信号ICMD转移至下一阶段的延迟单元电路。相反，逻辑门LG1、LG2和LG3可响应于施加至使能端子EN的激活的比特信号将存储在第二锁存器LT2中的值转移至下一阶段的延迟单元电路。反相使能端子由图20中的ENB表示。晶体管TR1和TR2可响应于施加至端子EN和ENB的信号调整锁存器LT1和LT2的信号电平，以使得内部命令信号ICMD可通过逻辑门LG1、LG2和LG3被绕过。图21是示出图19中的潜伏延迟电路的操作的时序图。图21示出了具有时钟周期tCK的源时钟信号BFCLK、分频时钟信号DVCLK、反相分频时钟信号DVCLKB、内部命令信号ICMD以及图19中的延迟单元电路341、342、343和344的输出信号Q1、Q2、Q3和OCMD的相位。最后的延迟单元电路344的输出信号对应于补偿命令信号OCMD。图21示出了激活所有比特信号LTC[0]-LTC[3]从而启用全部延迟单元电路341、342、343和344的情况。延迟单元电路341、342、343和344中的每一个当它们响应于分频时钟信号DVCLK操作时具有2tCK的延迟，而当它们响应于源时钟信号BFCLK操作时具有tCK的延迟。当奇数标记信号FODD具有第一逻辑电平例如，逻辑高电平H时，时钟选择器350可选择源时钟信号BFCLK或反相分频时钟信号DVCLKB，并且将选择的时钟信号施加至最后的延迟单元电路344的时钟端子CK。相反，当奇数标记信号FODD具有第二逻辑电平例如，逻辑低电平L时，时钟选择器350可选择分频时钟信号DVCLK，并且将选择的时钟信号施加至最后的延迟单元电路344的时钟端子CK。在图21的示例中，当补偿潜伏为奇数时，最后的延迟单元电路344的延迟为tCK，并且补偿命令信号OCMD可相对于内部命令信号ICMD延迟7tCK。相反，当补偿的潜伏为偶数时，最后的延迟单元电路344的延迟为2tCK，并且补偿命令信号OCMD可相对于内部命令信号ICMD延迟8tCK。在常规方案中，潜伏延迟电路中的所有延迟单元电路被构造为响应于源时钟信号BFCLK操作。在这种情况下，当补偿潜伏的值为自然数S时，潜伏延迟电路需要包括S个延迟单元电路。相反，根据示例实施例，潜伏延迟电路中的多数延迟单元电路可被构造为响应于分频时钟信号DVCLK操作。换句话说，当补偿潜伏的值为自然数S时，潜伏延迟电路可包括约S2个延迟单元电路。这样，根据示例实施例的存储器装置和操作存储器装置的方法可通过利用分频时钟信号实施命令路径的延迟来针对潜伏控制减小延迟电路的大小和功耗。图22是示出包括根据示例实施例的存储器装置的系统的框图。参照图22，根据本发明构思的实施例的系统1200可包括应用处理器1210、连接单元1220、易失性存储器装置VM1230、非易失性存储器装置NVM1240、用户接口1250和电源1260。应用处理器1210可执行诸如网络浏览器、游戏应用、视频播放器等的应用。连接单元1220可包括被构造为执行与外部装置的有线例如，微通用串行总线USB或无线通信例如，WiFi、蓝牙、蓝牙低功耗LE、近场通信NFC的通信接口。易失性存储器装置1230可存储通过应用处理器1210处理的数据，或者可作为工作存储器操作。非易失性存储器装置1240可存储用于引导系统1200的引导图像。用户接口1250可包括诸如键区、触摸屏等的至少一个输入装置以及诸如扬声器、显示装置等的至少一个输出装置。电源1260可将电源电压供应至系统1200。易失性存储器装置1230和或非易失性存储器装置1240可具有参照图1至图21描述的针对潜伏控制的构造。如上所述，根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过在初始化模式下利用分频时钟信号测量环路延迟来有效地执行潜伏控制。另外，根据本发明构思的示例实施例的存储器装置和操作存储器装置的方法可通过利用分频时钟信号实施命令路径的延迟来针对潜伏控制减小延迟电路的大小和功耗。可将本发明构思的示例实施例应用于包括半导体晶片的堆叠结构的任何装置和系统。例如，可将本发明构思的实施例应用于诸如移动电话、智能电话、个人数字助理PDA、便携式多媒体播放器PMP、数码相机、摄像机、个人计算机PC、服务器计算机、工作站、笔记本计算机、数字TV、机顶盒、便携式游戏机、导航系统等的系统。以上是对本发明构思的示例实施例的说明，不应将其理解为是对示例实施例的限制。虽然描述了本发明构思的几个示例实施例，但是本领域技术人员应该理解，在不实质脱离本发明构思的示例实施例的情况下，可在示例实施例中作出许多修改。

权利要求：1.一种操作存储器装置的方法，所述方法包括以下步骤：在初始化模式下，将具有第一频率的源时钟信号划分为用于输入至延迟锁相环电路的分频时钟信号，所述分频时钟信号具有小于所述源时钟信号的所述第一频率的第二频率；通过执行锁定操作，将所述分频时钟信号与反馈时钟信号对齐，其中通过经所述延迟锁相环电路延迟所述分频时钟信号来产生所述反馈时钟信号；以及在执行所述锁定操作之后，测量所述延迟锁相环电路的环路延迟，所述环路延迟对应于所述反馈时钟信号相对于所述分频时钟信号的延迟。2.根据权利要求1所述的方法，其中，执行所述锁定操作的步骤包括：将所述分频时钟信号与所述反馈时钟信号在相同相位对齐。3.根据权利要求2所述的方法，其中，所述环路延迟包括偶数倍的所述源时钟信号的时钟周期。4.根据权利要求1所述的方法，其中，测量所述环路延迟的步骤包括：在冻结窗口时间段中禁用所述分频时钟信号；以及在所述冻结窗口时间段中，对所述反馈时钟信号的时钟周期的数量计数。5.根据权利要求1所述的方法，其中，所述源时钟信号的所述第一频率是所述分频时钟信号的所述第二频率的两倍。6.根据权利要求5所述的方法，其中，执行所述锁定操作的步骤包括：将所述分频时钟信号与所述反馈时钟信号在相同相位或相反相位对齐。7.根据权利要求6所述的方法，其中将所述分频时钟信号与所述反馈时钟信号在相反相位对齐的步骤包括：通过将所述分频时钟信号反相来产生反相分频时钟信号；以及将所述反相分频时钟信号与所述反馈时钟信号在相同相位对齐。8.根据权利要求6所述的方法，其中，当通过执行所述锁定操作将所述分频时钟信号与所述反馈时钟信号在相同相位对齐时，所述环路延迟是所述源时钟信号的时钟周期的偶数倍。9.根据权利要求6所述的方法，其中，当通过所述锁定操作将所述分频时钟信号与所述反馈时钟信号在相反相位对齐时，所述环路延迟是所述源时钟信号的时钟周期的奇数倍。10.根据权利要求5所述的方法，其中，测量所述环路延迟的步骤包括：在冻结窗口时间段中，对对应于所述反馈时钟信号的时钟周期的数量的N的值计数，在所述冻结窗口时间段中禁用所述分频时钟信号；当通过所述锁定操作将所述分频时钟信号和所述反馈时钟信号在相同相位对齐时，将所述环路延迟确定为所述源时钟信号的时钟周期的2N倍；以及当通过所述锁定操作将所述分频时钟信号和所述反馈时钟信号在相反相位对齐时，将所述环路延迟确定为所述源时钟信号的时钟周期的2N-1或2N+1倍。11.根据权利要求1所述的方法，还包括以下步骤：在正常操作模式下，将所述源时钟信号作为输入提供至所述延迟锁相环电路。12.根据权利要求11所述的方法，还包括以下步骤：在所述正常操作模式下，基于在所述初始化模式下确定的锁定信息，通过经所述延迟锁相环电路延迟所述源时钟信号来产生用于所述存储器装置的访问操作的锁定延迟时钟信号。13.根据权利要求1所述的方法，还包括以下步骤：在正常操作模式下，基于命令潜伏、所述源时钟信号、所述分频时钟信号和所述环路延迟来控制所述存储器装置的命令路径的延迟。14.根据权利要求13所述的方法，其中，控制所述命令路径的延迟的步骤包括：通过从所述命令潜伏的值中减去所述环路延迟的值来计算补偿潜伏；以及产生指示所述补偿潜伏是否对应于所述源时钟信号的时钟周期的奇数倍的奇数标记信号。15.根据权利要求14所述的方法，其中，所述命令路径包括串联连接的多个延迟单元电路，以提供对应于所述补偿潜伏的延迟，并且其中，所述多个延迟单元电路的最后的延迟单元电路响应于所述奇数标记信号接收所述源时钟信号和所述分频时钟信号之一或者接收所述分频时钟信号和反相分频时钟信号之一，所述反相分频时钟信号是所述分频时钟信号的反相信号。16.一种操作存储器装置的方法，所述方法包括以下步骤：在初始化模式下，划分具有第一频率的源时钟信号，以提供分频时钟信号作为延迟锁相环电路的输入，所述分频时钟信号具有小于所述源时钟信号的所述第一频率的第二频率；通过执行锁定操作，将所述分频时钟信号与反馈时钟信号对齐，其中，通过经所述延迟锁相环电路延迟所述分频时钟信号来产生所述反馈时钟信号；在完成所述锁定操作之后，测量所述延迟锁相环电路的环路延迟，所述环路延迟对应于所述反馈时钟信号相对于所述分频时钟信号的延迟；以及在正常操作模式下，基于命令潜伏、所述源时钟信号、所述分频时钟信号和所述环路延迟来控制所述存储器装置的命令路径的延迟。17.根据权利要求16所述的方法，其中，当所述分频时钟信号的频率减小时，用于测量所述延迟锁相环电路的所述环路延迟的操作裕量增大。18.一种存储器装置，包括：延迟锁相环电路，其被构造为通过延迟参考时钟信号产生反馈时钟信号和锁定延迟时钟信号；时钟分频器电路，其被构造为划分具有第一频率的源时钟信号，并产生具有小于所述第一频率的第二频率的分频时钟信号；时钟选择器，其被构造为在初始化模式下提供所述分频时钟信号作为所述参考时钟信号，以及在正常操作模式下提供所述源时钟信号作为所述参考时钟信号；以及延迟测量电路，其被构造为在所述初始化模式下，在完成所述延迟锁相环电路的锁定操作之后测量所述延迟锁相环电路的环路延迟，所述环路延迟对应于所述反馈时钟信号相对于所述分频时钟信号的延迟。19.根据权利要求18所述的存储器装置，其中，所述延迟测量电路包括：计数器，其被构造为在冻结窗口时间段中，对所述反馈时钟信号的时钟周期的数量计数，在所述冻结窗口时间段中禁用所述分频时钟信号；以及计算器，其被构造为基于所述时钟周期的数量计算所述环路延迟。20.根据权利要求18所述的存储器装置，还包括：潜伏控制电路，其被构造为在所述正常操作模式下产生对应于补偿潜伏的潜伏控制信号，通过从命令潜伏中减去所述环路延迟来计算所述补偿潜伏，产生指示所述补偿潜伏是否对应于所述源时钟信号的时钟周期的奇数倍的奇数标记信号；以及潜伏延迟电路，其布置在所述存储器装置的命令路径上，以基于所述潜伏控制信号和所述奇数标记信号提供对应于所述补偿潜伏的延迟。

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