申请/专利权人：清华大学

申请日：2020-12-21

公开（公告）日：2024-05-07

公开（公告）号：CN112540743B

主分类号：G06F7/544

分类号：G06F7/544;G06F7/48;G06F7/533;G06F7/53

优先权：

专利状态码：有效-授权

法律状态：2024.05.07#授权;2021.04.09#实质审查的生效;2021.03.23#公开

摘要：本发明公开了一种面向可重构处理器的有无符号乘累加器及方法，其中该乘累加器包括：符号位处理单元，用于根据标志位判断要进行有符号或无符号运算，根据被加数判断要进行乘法或乘累加运算；根据判断结果对被乘数、乘数、被加数进行符号位处理；编码单元，用于对经过符号位处理的乘数进行编码产生Booth‑4编码信号；部分积产生单元，用于根据编码信号对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积及经过符号位处理的被加数进行压缩，得到一个部分积和进位；结果处理单元对一个部分积和进位进行累加，得到有无符号乘或乘累加结果。本发明可以实现高能效、快速和灵活的有无符号乘累加。

主权项：1.一种面向可重构处理器的有无符号乘累加器，其特征在于，包括：符号位处理单元，用于根据标志位内容，判断要进行有符号运算或无符号运算，根据被加数内容，判断要进行乘法运算或乘累加运算；根据判断结果，对被乘数进行符号位处理，得到经过符号位处理的被乘数，对乘数进行符号位处理，得到经过符号位处理的乘数，对被加数进行符号位处理，得到经过符号位处理的被加数；编码单元，用于对经过符号位处理的乘数进行基为4的Booth编码，产生Booth-4编码信号；部分积产生单元，用于根据Booth-4编码信号，对经过符号位处理的被乘数进行部分积运算，得到多个部分积；部分积及进位确定单元，用于对多个部分积以及经过符号位处理的被加数进行压缩，得到一个部分积和对应的进位；结果处理单元，用于对一个部分积和对应的进位进行累加，得到有无符号乘或乘累加结果；所述部分积产生单元具体用于：根据Booth-4编码信号，对经过符号位处理的被乘数进行部分积运算，得到多个部分积；对多个部分积进行符号位扩展，对符号位扩展后的多个部分积和经过符号位处理的被加数进行修正处理，得到修正处理后的多个部分积和修正处理后的被加数；所述部分积及进位确定单元具体用于采用Wallace加法树，对修正处理后的多个部分积和修正处理后的被加数进行压缩，产生一个部分积和对应的进位。

全文数据：

权利要求：

百度查询： 清华大学 面向可重构处理器的有无符号乘累加器及方法

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