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申请/专利权人：华虹半导体(无锡)有限公司;上海华虹宏力半导体制造有限公司
申请日：2024-01-17
公开（公告）日：2024-05-17
公开（公告）号：CN118055617A
主分类号：H10B41/35
分类号：H10B41/35;H01L21/28
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：本发明提供一种降低控制栅电阻的结构，包括衬底，衬底包含存储区和外围逻辑区，衬底中形成有多个浅沟槽隔离结构，衬底上形成有存储单元结构，存储单元结构包括叠层；在叠层的侧壁形成的第三侧墙结构，第三侧墙结构的顶端低于控制栅的上表面，使得部分控制栅裸露；源、漏区；在裸露的控制栅和源、漏区上形成的金属硅化物。本发明在金属硅化物时会使控制栅也形成金属硅化物，提高电导率，降低器件的电容电阻延迟；同时控制栅电阻的降低也有利于flashcell闪存存储单元版图的设计。
主权项：1.一种降低控制栅电阻的结构，其特征在于，包括：衬底，所述衬底包含存储区和外围逻辑区，所述衬底中形成有多个浅沟槽隔离结构，所述衬底上形成有存储单元结构，所述存储单元结构包括叠层，所述叠层由自下而上依次堆叠的栅氧化层、浮栅、ONO介质层、控制栅组成；以及依次在所述存储区上形成的第一侧墙结构、第二侧墙结构、隧穿氧化层、选择栅和选择栅氧化层，其中，所述第一侧墙结构位于所述硬掩膜层中；所述第二侧墙结构位于所述控制栅和所述ONO介质层中且覆盖所述第一侧墙结构的部分侧面；所述隧穿氧化层位于所述浮栅和所述栅氧化层中且覆盖所述第二侧墙结构和所述第一侧墙结构的剩余侧面，所述隧穿氧化层呈U型；所述选择栅填充所述隧穿氧化层内侧构成的U型空间；所述选择栅氧化层覆盖所述选择栅的表面；在所述叠层的侧壁形成的第三侧墙结构，所述第三侧墙结构的顶端低于所述控制栅的上表面，使得部分所述控制栅裸露；源、漏区；在裸露的所述控制栅和所述源、漏区上形成的金属硅化物。
全文数据：
权利要求：
百度查询： 华虹半导体(无锡)有限公司;上海华虹宏力半导体制造有限公司 降低控制栅电阻的结构及其制造方法
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