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申请/专利权人：上海奎芯集成电路设计有限公司
申请日：2024-02-19
公开（公告）日：2024-05-17
公开（公告）号：CN118051205A
主分类号：G06F7/58
分类号：G06F7/58;G06F12/0877
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：本发明提供一种伪随机二进制序列并行生成方法和装置，通过加载扰码初始值和待生成伪随机二进制序列码型以及待生成伪随机二进制序列码型的码型配置，并基于所述扰码初始值以及所述待生成伪随机二进制序列码型的码型配置，利用重新映射组件循环进行迭代映射，直至得到预设位宽的伪随机二进制序列；在当前接收时机到达时，基于输出比特选择器输出所述预设位宽的伪随机二进制序列，或者基于位宽转换电路将所述输出比特选择器传递的所述预设位宽的伪随机二进制序列转换成预设并行度比特数后进行输出，从而可以支持任意码型的配置以及任意并行度的输出，且对时钟要求低，同时保证整个实现电路面积小、效率高、功耗低以及配置灵活。
主权项：1.一种伪随机二进制序列并行生成方法，其特征在于，包括：基于扰码初始值加载器，加载扰码初始值和待生成伪随机二进制序列码型以及所述待生成伪随机二进制序列码型的码型配置；所述扰码初始值的长度是基于所述待生成伪随机二进制序列码型确定的，且所述扰码初始值不为全0；基于重新映射组件，利用所述待生成伪随机二进制序列码型的码型配置，对状态寄存器中各个状态位之间的映射关系进行调整后，基于所述扰码初始值以及各个状态位之间的映射关系对所述状态寄存器中各个状态位的值进行迭代映射，得到预设位宽的伪随机二进制序列；在当前接收时机到达时，基于输出比特选择器输出所述预设位宽的伪随机二进制序列，或者基于位宽转换电路将所述输出比特选择器传递的所述预设位宽的伪随机二进制序列转换成预设并行度比特数后进行输出。
全文数据：
权利要求：
百度查询： 上海奎芯集成电路设计有限公司 伪随机二进制序列并行生成方法和装置
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