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申请/专利权人：中国科学院上海光学精密机械研究所
申请日：2021-12-20
公开（公告）日：2024-05-17
公开（公告）号：CN114326358B
主分类号：G04F10/00
分类号：G04F10/00
优先权：
专利状态码：有效-授权
法律状态：2024.05.17#授权;2022.04.29#实质审查的生效;2022.04.12#公开
摘要：一种多链并行分割高精度FPGA时间数字转换方法，将待测脉冲输入N条并行的延迟链，设待测脉冲在第i个延迟链中从输入到被捕捉经过τi个延迟单元；将每条延迟链得到的延迟单元τi相加，作为待测脉冲在等效延迟链中经过的延迟单元τ，即将位置不同、各延迟单元不同的并行延迟链相互分割，最终合并得到一条等效延迟链。本发明合并得到的等效延迟链改善了单条延迟链延迟单元不均匀、有较大延迟单元的问题，使TDC的测量分辨率和测量精度得到明显提升，并且简化了电路，有效降低了环境温度变化带来的影响。
主权项：1.一种多链并行分割高精度FPGA时间数字转换方法，其特征在于，将待测脉冲输入N条并行的延迟链，设待测脉冲在第i个延迟链中从输入到被捕捉经过个延迟单元；将每条延迟链得到的延迟单元相加，作为待测脉冲在等效延迟链中经过的延迟单元，即；将位置不同、各延迟单元不同的并行延迟链相互分割，最终合并得到一条等效延迟链；所述的等效延迟链经过校准阶段后将得到延迟单元信息构建为查找表存储在RAM中；在测量阶段得到待测脉冲在等效延迟链中经过个延迟单元后，查表即可得到细测量时间；正式测量前，使用码密度法校准得到等效延迟链每个延迟单元的大小；由独立晶振产生的随机脉冲信号在延迟链上传输；对于一个校准信号上升沿，在不同延迟链上被不同延迟单元捕捉，将落在每条延迟链上的延迟单元数相加作为落在等效延迟链上的延迟单元数；经过大量随机脉冲信号校准后，通过统计方法得到等效延迟链每个延迟单元的大小，即，其中n为校准脉冲信号的次数，k为落在每个延迟单元bin上的次数；由此便可得到等效延迟链每一个延迟单元的大小，将每个延迟单元对应的延迟大小作为查找表存放在RAM中，完成对等效延迟链的校准。
全文数据：
权利要求：
百度查询： 中国科学院上海光学精密机械研究所 一种多链并行分割高精度FPGA时间数字转换方法
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