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申请/专利权人：广东高云半导体科技股份有限公司
申请日：2022-01-05
公开（公告）日：2024-05-17
公开（公告）号：CN114510447B
主分类号：G06F13/42
分类号：G06F13/42;G06F13/36
优先权：["20210512 US 17/318,788"]
专利状态码：有效-授权
法律状态：2024.05.17#授权;2022.06.03#实质审查的生效;2022.05.17#公开
摘要：本申请公开了一种包含主机和具有现场可编程门阵列FPGA的设备的系统。该系统包括一组可配置逻辑块LB、总线和通用串行总线USB接口。在一个方面，该可配置LB能够被选择性地编程以执行一个或多个逻辑功能。该总线包含用于根据高速USB协议传输信号的P通道和N通道。该USB接口被配置为包括用于识别P通道处的逻辑0状态的第一差分比较器和用于识别N通道处的逻辑0状态的第二差分比较器。
主权项：1.一种包含能够执行用户可配置逻辑功能的可编程设备的装置，所述装置包括：多个可配置逻辑块LB，能够被选择性地编程以执行一个或多个逻辑功能；总线，耦合到所述多个LB且包括用于根据高速通用串行总线（USB）协议传输信号的P通道和N通道；USB接口，耦合到所述总线并被配置为包括用于识别所述P通道处的逻辑0状态的第一差分比较器和用于识别所述N通道处的逻辑0状态的第二差分比较器；第一输入解串器，耦合到所述P通道并被配置为根据具有运行速度为所述P通道数据速率的两倍的时钟周期的第一时钟获得所述P通道上的数据信号的前两个样本；第二输入解串器，耦合到所述N通道并被配置为根据相对于所述第一时钟相移90度的第二时钟获得所述N通道上的数据信号的后两个样本，其中所述第二时钟具有运行速度为所述N通道数据速率的两倍的时钟周期；且所述第一输入解串器耦合到所述可配置逻辑块LB。
全文数据：
权利要求：
百度查询： 广东高云半导体科技股份有限公司 用于为FPGA提供促进高速数据传输的SERDES块的方法和装置
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