申请/专利权人：博瑞集信(西安)电子科技股份有限公司

申请日：2020-06-18

公开（公告）日：2024-05-17

公开（公告）号：CN111654282B

主分类号：H03L7/18

分类号：H03L7/18

优先权：

专利状态码：有效-授权

法律状态：2024.05.17#授权;2024.02.09#著录事项变更;2020.10.13#实质审查的生效;2020.09.11#公开

摘要：本发明公开了一种宽频率范围的二分频电路，包括两个CML电路和两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；第一级CML电路的时钟输入端CLKP与第二级CML电路的时钟输入端CLKN连接，第一级CML电路的时钟输入端CLKN与第二级CML电路的时钟输入端CLKP连接；第一级CML电路的信号输出端Qp和Qn分别与第二级CML电路的信号输入端Dp和Dn相连接；第二级CML电路的信号输出端Qp和Qn分别与第一级CML电路的信号输入端Dn和Dp相连接；第一级开关电容阵列的信号输入端VIN+和VIN‑分别与第一级CML电路的信号输出端Qp和Qn连接；第二级开关电容阵列的信号输入端VIN+和VIN‑分别与第二级CML电路的信号输出端Qp和Qn连接。本发明解决了二分频电路的频率范围的问题。

主权项：1.一种宽频率范围的二分频电路，包括CML电路，其特征在于，所述CML电路为两个，分别为：第一级CML电路和第二级CML电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；所述第一级CML电路的时钟输入端CLKP与所述第二级CML电路的时钟输入端CLKN连接，所述第一级CML电路的时钟输入端CLKN与所述第二级CML电路的时钟输入端CLKP连接；所述第一级CML电路的信号输出端Qp与所述第二级CML电路的信号输入端Dp连接，所述第一级CML电路的信号输出端Qn与所述第二级CML电路的信号输入端Dn连接；所述第二级CML电路的信号输出端Qp与所述第一级CML电路的信号输入端Dn连接，所述第二级CML电路的信号输出端Qn与所述第一级CML电路的信号输入端Dp连接；所述第一级开关电容阵列的信号输入端VIN+与第一级CML电路的信号输出端Qp连接；所述第一级开关电容阵列的信号输入端VIN-与第一级CML电路的信号输出端Qn连接；所述第二级开关电容阵列的信号输入端VIN+与第二级CML电路的信号输出端Qp连接；所述第二级开关电容阵列的信号输入端VIN-与第二级CML电路的信号输出端Qn连接；所述第一级CML电路和第二级CML电路的电路结构相同；第一级开关电容阵列和第二级开关电容阵列的电路结构相同。

全文数据：

权利要求：

百度查询： 博瑞集信(西安)电子科技股份有限公司 一种宽频率范围的二分频电路

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