申请/专利权人：长鑫存储技术有限公司

申请日：2020-07-28

公开（公告）日：2024-05-17

公开（公告）号：CN114005791B

主分类号：H10B12/00

分类号：H10B12/00

优先权：

专利状态码：有效-授权

法律状态：2024.05.17#授权;2022.02.22#实质审查的生效;2022.02.01#公开

摘要：一种存储器件及其形成方法，所述形成方法在半导体衬底上形成硬掩膜层后，采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露第三方向上若干漏区和相应的隔离层的表面，采用通过自对准多重图形工艺形成掩膜图形时，使得相邻掩膜图形之间的开口的宽度或特征尺寸可以较小并且表面粗糙度较小，后续沿开口刻蚀所述漏区形成沟槽时，相应的沟槽的宽度或特征尺寸也会较小并且表面粗糙度较小，因而使得在沟槽中形成的位线接触结构的宽度或特征尺寸也会较小并且表面粗糙度较小，因而提高了存储器件的性能。

主权项：1.一种存储器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底中形成有沿第一方向延伸的若干分立的有源区，所述若干有源区之间通过隔离层隔离，所述每一个有源区和相应的隔离层中形成有沿第二方向延伸的两条平行的字线以及覆盖在所述字线表面上的隔离保护层，所述两条字线将每一个有源区分为位于两条字线之间的漏区和分别位于字线外侧的源区，且所述第一方向和第二方向之间的具有第一锐角；采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面；以所述若干条平行的掩膜图形为掩膜，沿开口刻蚀所述漏区和相应的隔离层，在所述漏区和相应的隔离层中形成若干条平行分布的沟槽；在所述沟槽中填充导电层，形成条状的位线接触结构；将所述条状的位线接触结构打断，形成若干与对应的漏区连接的位线接触块；沿垂直于第二方向的方向形成将若干位线接触块连接的位线；采用自对准多重图形工艺在所述半导体衬底上形成沿第三方向延伸的若干条平行的掩膜图形，所述相邻掩膜图形之间具有开口，所述开口暴露出第三方向上若干所述漏区和相应的隔离层的表面的过程包括：在所述衬底上形成硬掩膜层；在所述硬掩膜层上形成沿第三方向延伸的若干平行的第一图形；在所述第一图形的顶部和侧壁表面上以及相邻第一图形之间的硬掩膜层表面上形成侧墙材料层；在所述侧墙材料层上形成第二图形，所述第二图形填充满第一图形之间的空间；去除第一图形顶部上以及第一图形和第二图形之间的侧墙材料层，在所述第一图形和第二图形之间形成开口；沿所述开口刻蚀所述硬掩膜层，使得所述开口的底部暴露出第三方向上若干所述漏区和相应的隔离层的表面，所述开口两侧的剩余的所述硬掩膜层为所述相邻的掩膜图形。

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