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申请/专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日：2020-08-14
公开（公告）日：2024-05-17
公开（公告）号：CN114078701B
主分类号：H01L21/336
分类号：H01L21/336;H01L29/78
优先权：
专利状态码：有效-授权
法律状态：2024.05.17#授权;2022.03.11#实质审查的生效;2022.02.22#公开
摘要：一种半导体结构及其形成方法，形成方法包括：提供衬底、以及凸出于衬底的半导体叠层柱，半导体叠层柱包括由下而上依次堆叠的第一掺杂层、初始沟道柱以及半导体层；形成包围初始沟道柱侧壁且暴露出半导体层的伪栅；在衬底上形成填充于相邻半导体叠层柱之间、包围伪栅露出的半导体叠层柱侧壁且覆盖伪栅顶面的底部介质层，底部介质层暴露出伪栅远离相邻半导体叠层柱的侧壁；去除伪栅，形成暴露出初始沟道柱的侧壁的栅极开口；对暴露出的初始沟道柱侧壁进行减薄，形成沟道柱；在栅极开口中形成包围沟道柱侧壁的栅极。本发明实施例有利于提升VGAA晶体管的性能。
主权项：1.一种半导体结构的形成方法，其特征在于，包括：提供衬底、以及凸出于所述衬底的半导体叠层柱，所述半导体叠层柱包括由下而上依次堆叠的第一掺杂层、初始沟道柱以及用于形成第二掺杂层的半导体层；形成包围所述初始沟道柱侧壁且暴露出半导体层的伪栅；在所述衬底上形成填充于相邻所述半导体叠层柱之间、包围并覆盖所述伪栅露出的半导体叠层柱侧壁和顶面、且覆盖所述伪栅顶面的底部介质层，所述底部介质层暴露出所述伪栅远离相邻半导体叠层柱的侧壁；去除所述伪栅，暴露出所述初始沟道柱的侧壁，在所述底部介质层中形成栅极开口；对所述栅极开口露出的初始沟道柱侧壁进行减薄，剩余的所述初始沟道柱用于作为沟道柱；对所述栅极开口进行填充，形成包围所述沟道柱侧壁的栅极。
全文数据：
权利要求：
百度查询： 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
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