申请/专利权人：苏州异格技术有限公司

申请日：2023-09-04

公开（公告）日：2024-05-17

公开（公告）号：CN117170282B

主分类号：G05B19/042

分类号：G05B19/042;G01R31/3177

优先权：

专利状态码：有效-授权

法律状态：2024.05.17#授权;2023.12.22#实质审查的生效;2023.12.05#公开

摘要：本发明涉及FPGA比较触发技术领域，公开了一种基于FPGA的逻辑分析仪的触发方法及装置，包括：获取待比较信号、触发条件以及比较标准值；将待比较信号划分为多组多比特比较信号与多组单比特比较信号；根据多组单比特比较信号对应的触发条件得到多组单比特比较信号对应的触发结果；根据多组多比特比较信号对应的触发条件以及比较标准值得到多组多比特比较信号对应的触发结果；根据多组单比特比较信号对应的触发结果、多组多比特比较信号对应的触发结果以及预设多条件触发逻辑得到待比较信号对应的触发结果。实现了单比特触发和多比特触发的灵活组合，能适应多种比较方式，解决了基于FPGA的逻辑分析仪的触发方法不灵活的问题。

主权项：1.一种基于FPGA的逻辑分析仪的触发方法，其特征在于，所述方法包括：获取待比较信号、触发条件以及比较标准值；将所述待比较信号划分为多组多比特比较信号与多组单比特比较信号；利用2比特的指示信号区分单比特比较信号、多比特比较信号的头部、多比特比较信号的中部以及多比特比较信号的尾部；根据多组单比特比较信号对应的触发条件得到多组单比特比较信号对应的触发结果；根据多组多比特比较信号对应的触发条件以及比较标准值得到多组多比特比较信号对应的触发结果，所述多组单比特比较信号对应的触发结果以及所述多组多比特比较信号对应的触发结果由每1比特的比较信号产生的4比特的触发中值通过逻辑运算确定；根据所述多组单比特比较信号对应的触发结果、所述多组多比特比较信号对应的触发结果以及预设多条件触发逻辑得到待比较信号对应的触发结果；所述根据多组多比特比较信号对应的触发条件以及比较标准值得到多组多比特比较信号对应的触发结果，包括：以单比特为单位采取并行方式将任意一组多比特比较信号与对应的比较标准值比较，得到多个单比特的比较信号对应的比较结果，所述单比特的比较信号对应的比较结果为4比特的触发中值包含的2比特的比较结果；将所述多个单比特的比较信号对应的比较结果拆分为两组多比特的数据；对所述两组多比特的数据求和得到两组多比特数据的和；将所述两组多比特数据的和与4比特的触发中值包含的另外2比特进行逻辑运算，得到任意一组多比特比较信号对应的触发结果；根据任意一组多比特比较信号对应的触发结果确定多组多比特比较信号对应的触发结果。

全文数据：

权利要求：

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