申请/专利权人：密克罗奇普技术公司

申请日：2016-03-11

公开（公告）日：2020-09-15

公开（公告）号：CN107430564B

主分类号：G06F13/16(20060101)

分类号：G06F13/16(20060101);G06F13/364(20060101);G06F13/42(20060101);G06F15/167(20060101)

优先权：["20150313 US 62/133,186","20160309 US 15/065,027"]

专利状态码：有效-授权

法律状态：2020.09.15#授权;2018.04.06#实质审查的生效;2017.12.01#公开

摘要：本发明揭示一种微控制器装置，其具有：外壳，其具有多个外部引脚；第一微控制器，其具有第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置；及第二微控制器，其具有第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器仅经由专用接口而通信。

主权项：1.一种微控制器装置，其包括：多个外部引脚；第一微控制器，其包括第一中央处理单元、与所述第一中央处理单元耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置；第二微控制器，其包括第二中央处理单元、与所述第二中央处理单元耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器彼此相互分离且不共享它们的外围装置的任一者且仅经由专用接口而通信，其中所述专用接口包括单向主从接口及单向从主接口，其中每一单向主从接口及每一单向从主接口分别包括FIFO存储器。

全文数据：具有多个独立微控制器的微控制器装置[_1]相关申请案的交叉参老[0002]i申请案主张2〇isir月13日申请的共同拥有的第62133，186号美国临时专利申请案的优先权，所述专利申请案特此出于全部目的以引用的方式并入本文中。技术领域[0003]本发明涉及微控制器，特定地说，涉及具有多个独立处理器核心的微控制器装置。背景技术[0004]已知微控制器装置包括单个中央处理单元微控制器核心及多个相关联的外围装置例如计时器、模数转换器、数模转换器、脉宽调制单元）、存储器、输入输出（1〇端口等。通常内部系统总线及控制逻辑连结全部组件使得微控制器核心可个别地存取外围装置。在外部，微控制器包括多个外部引脚，其中大多数这些引脚通常与1〇端口相关联且每一端口引脚还可通过与其它外围装置共享引脚而提供多功能。在配置期间，用户选择将哪一引脚指派给哪一功能。在程序的执行期间也可改变此类指派。[0005]已知包括可能够与主CPU分开执行指令的额外加速器单元的某些微控制器。已知包含两个单独CPU及多个共同外围装置的其它微控制器。因此，两个核心共享全部外围装置，这需要增加延时的交叉开关且其中交叉开关容易发生故障。现有多核心装置使用开关矩阵以允许多个处理器存取共享系统资源例如存储器及外围装置）。多个核心可请求存取相同资源。冲突解决电路增加延时，损害性能且增加成本。开关矩阵是系统的单个故障点。一些制造商可实施多个开关矩阵。此需要更多逻辑以处置开关矩阵当中的故障解决。其它制造商使用具有不同软件架构的多个核心。这些不同核心可具有一些专用资源但共享其它资源。发明内容[0006]然而，需要双或多核心微控制器装置的更好的实施方案。[0007]根据实施例，一种微控制器装置可包括:多个外部引脚;第一微控制器，其包括第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置;及第二微控制器，其包括第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器仅经由专用接口而通信。[0008]根据进一步实施例，所述专用接口可包括双向邮箱接口、单向主从接口及单向从主接口。根据进一步实施例，每一单向接口可包括FIFO存储器。根据进一步实施例，所述第一微控制器可为主装置且所述第二微控制器可为从装置。根据进一步实施例，所述第二微控制器的程序存储器可包括可由所述第一微控制器写入的易失性存储器。根据进一步实施例，所述第二微控制器可比所述第一微控制器更快地计时。根据进一步实施例，所述第二微控制器包括功率模式控制单元，所述功率模式控制单元包括低功率模式，其中所述第一微控制器可经配置以控制所述第二微控制器的功率模式。根据进一步实施例，所述功率控制模式单元可操作以停用所述第二微控制器使得所述第二微控制器不消耗任何功率。根据进一步实施例，每一微控制器可具有16个位的数据总线宽度。根据进一步实施例，每一微控制器可进一步包括可编程以选择用于与微控制器相关联的外围装置的多个外部引脚中的至少一些外部引脚的引脚选择单元。根据进一步实施例，每一微控制器可进一步包括可控制以将输入输出引脚的控制指派给所述第一微控制器或所述第二微控制器的垫所有权多路复用器单元。根据进一步实施例，每一微控制器可读取任何可读取外部引脚，但仅指派给所述第一微控制器或所述第二微控制器的引脚可由相应微控制器写入。根据进一步实施例，每一微控制器的外围装置中的每一者中的至少一些可指派给多个外部引脚的预定外部引脚。[0009]根据另一实施例，一种操作微控制器装置的方法，所述微控制器装置包括:多个外部引脚;第一微控制器，其包括第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置;第二微控制器，其包括第二中央处理单元CPU、与所述第二CRJ耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，所述方法可包括以下步骤:仅经由专用接口而在所述第一微控制器与所述第二微控制器之间通信。[0010]根据所述方法的进一步实施例，所述专用接口可包括双向邮箱接口、单向主从接口及单向从主接口。根据所述方法的进一步实施例，每一单向接口可包括^!：0存储器。根据所述方法的进一步实施例，所述第一微控制器可为主装置且所述第二微控制器可为从装置。根据所述方法的进一步实施例，所述第二微控制器的程序存储器可包括易失性存储器且其中所述方法可包括通过所述第一微控制器写入到所述第二微控制器的程序存储器的步骤。根据所述方法的进一步实施例，所述方法可进一步包括对所述第二微控制器计时使其比所述第一微控制器更快。根据所述方法的进一步实施例，所述第二微控制器可包括功率模式控制单元，所述功率模式控制单元包括低功率模式，所述方法进一步包括通过所述第一微控制器控制所述第二微控制器的功率模式的步骤。根据所述方法的进一步实施例，所述方法可包括通过所述功率控制模式单元停用所述第二微控制器使得所述第二微控制器不消耗任何功率的步骤。根据所述方法的进一步实施例，所述方法可进一步包括控制相对于每一微控制器的引脚所有权的步骤，其中将输入输出引脚指派给所述第一微控制器或所述第二微控制器。根据所述方法的进一步实施例，每一微控制器可读取任何可读取外部引脚，但仅指派给所述第一微控制器或所述第二微控制器的引脚可由相应微控制器写入。根据所述方法的进一步实施例，所述方法可进一步包括以下步骤:通过所述第一微控制器读取多个外部引脚中的一者;通过所述第二微控制器读取多个外部引脚中的所述一者；且通过专用接口比较从所述多个外部引脚中的所述一者读取的值。附图说明[0011]图1展示根据实施例的微控制器的框图；[0012]图2展示根据另一实施例的微控制器的框图；[0013]图3展示根据多个实施例的微控制器的外壳的俯视图。[0014]图4展示垫所有权控制机构的实施例。[0015]图5展示根据实施例的微控制器的功率控制。具体实施方式[0016]由于微控制器不需要任何外部组件，所以通常将微控制器视为单个芯片上的系统。因此，此装置包括中央处理单元、存储器及多个IO外围装置。另外，IO端口可用于直接数字控制。这些IO端口通常与外围功能共享且可经编程以具有通用IO端口功能或特定外围功能。[0017]在低引脚计数封装例如，28引脚封装）中，可通过提供各自具有16位的数据总线宽度的两个处理器核心而增加常规单核心微控制器的应用性能。此外，根据多个实施例，通过将硬件、软件及外围资源分离成多个独立微控制器，可促进用于实时控制系统的客户软件开发，可提供增加的安全监测B级且可改善错误缓解。[0018]根据一些实施例，微控制器装置可具备低引脚计数封装28个引脚到64个引脚）中的单个裸片上的独立MCU的多个实例。因此，集成电路封装将包含（例如）两个独立微控制器，所述两个独立微控制器中的每一者具有其自身的存储器及多个相关联的外围装置。根据一些实施例，一个微控制器可经配置为主微控制器且另一微控制器可为从微控制器。虽然两个微控制器可具有相同或类似外围装置，但外围装置可不同且特定地说可适于相应微控制器旨在用于的特定任务。此外，数据及程序存储器的大小可不同，其中主装置通常可包括较大程序及数据存储器。[0019]因此，根据多个实施例，提供具有其自身的专用处理器、存储器及外围资源的两个或两个以上微控制器到单个硅裸片上的组合件。多个微控制器共享装置引脚，这使装置包含于低引脚计数封装中变得可能且可行。外部引脚因此可在程序控制（或配置寄存器控制下经指派给主MCU或从MCU。根据本发明相对于一些实施例的规则，外部引脚的数目小于全部集成MCU的数据总线宽度的总和。举例来说，两核心MCU可包括两个16位MCU，其各自具有16位的数据总线宽度。全部集成MCU的数据总线宽度的总和因此将为32。当在28引脚外壳中实施此装置时，此装置将遵循上文提及的规则。[0020]根据多个实施例，在多核心MCU多处理器装置中，外部引脚的数目100MIPS的处理功率。因此，从微控制器通常可比主微控制器快。[0036]根据一些实施例，可通过在两个MCU之间共享用于外围装置的引脚而进一步减小所需外部引脚的数目，如图2中所展示。图2展示相对于图1中展示的实施例具有减小数目个引脚420的封装中的多核心装置的框图。特定地说，图2展示28引脚版本的具有两个单独MCU的双核心微控制器。此处，仅可提供单垫所有权多路复用器410,所述单垫所有权多路复用器410仅可由主MCU例如通过特定功能寄存器而控制。然而，根据一些实施例，两个M⑶可进行存取，其中在一个实施例中，主MCU可具有优于从MCU的优先权。[0037]减小数目个可用IO引脚仍将相同或更多引脚提供到每一MCU。特定地说，仅需要特定外围装置的低成本应用受益于此解决方案，这是因为此低引脚装置尤其减小印刷电路板的成本。垫所有权多路复用器410允许与外部引脚共享每一MCU的通用端口功能性以及指派给主MCU或从MCU的外围装置中的一者。[0038]图2进一步展示四个数字电力供应引脚Vdd及Vss:用于复位且编程的非多路复用主清除功能引脚及两个模拟电力供应引脚AVdd及AVss。剩余21个引脚是可指派给主MCU或从MCU的外部IO引脚。因此，在某些配置中，全部21个IO引脚可指派给主MCU，这将从MCU的功能性减小到协同处理器的功能性。类似地，另一配置可将全部21个IO引脚指派给从MCU。具有主MCU与从MCU指派之间的任何比例的任何其它指派是可能的。[0039]图4展示图1的垫所有权多路复用器180、280或图2的垫所有权多路复用器410的可能控制。可经由配置寄存器430完成控制。根据设置使用外部程序设计师或仿真器装置自动编程此类寄存器。因此，一旦经编程，所述设置在装置100的操作期间无法更改。替代地，可使用特殊功能寄存器以控制垫所有权多路复用器180、280410。在此实施例中，动态控制是可能的。为了避免意外覆写，可使用与EEPR0M中使用的写入机制类似的写入机制例如，在时间帧内写入的特殊码序列）。[0040]图3展示28引脚封装中的装置的实际引脚输出。从外围装置由前缀“S1”指示。特定地说，图3展示每一引脚的多功能指派。为了更好的易读性，图3不必展示可指派给外部引脚的全部功能，如下文中将更详细解释。此处，RAx通常是指用于具有5个位的通用IO端口的弓丨脚且RBx是指16位端口RB。如上文提及，为了更好的易读性，图3仅展示IO端口A及B的单个集合。然而，实施由主M⑶及从M⑶独立控制的两个单独集合且可独立指派所述两个单独集合。根据一个实施例，可用一般引脚关联将每一端口引脚指派给主装置或从装置，如图3中所展示。根据一个实施例，对主MCU的指派可具有优于对从MCU的指派的优先权。根据其它实施例，用于主MCU及从MCU的端口可指派给不同引脚。[0041]ANx是指用于主MCU的模拟输入且SlANx是指用于从MCU的模拟输入。类似于端口引脚，可针对主MCU及从MCU选取与外部引脚的其它关联。如果实施电容式分压器外围装置，那么每一模拟引脚还可被指派给电容式分压器功能，其中可提供用于主MCU及从MCU的单独单元。RPx是指由外围引脚选择单元指派的16个引脚。类似于I0端口，主MCU及从MCU可各自具有例如）16个可用引脚，而图3仅展示单个集合再次，为了更好的易读性）。根据其它实施例，可使用不同数目个外围引脚选择引脚，例如，可将8个此类引脚指派给主装置且将8个引脚指派给从MCU。此外，可选取其它数目个引脚及或此类外围引脚选择单元的指派。其它引脚功能例如脉宽调制器引脚使用相应缩写字（例如PWM，其中在缩写字开头处的S1通常指示单元属于从MCU。[0042]如上文提及，每一引脚可通过默认方式而指派给特定功能。举例来说，引脚1到3可通过默认方式而指派为主MCU的模拟输入。引脚4及11可通过默认方式而指派为从MCU的模拟输入。引脚9及10可通过默认方式而为振荡器输入引脚，但当使用内部振荡器时还可指派给其它功能。引脚12到13可通过默认方式而指派给仅与主M⑶介接的同步串行编程接口PGED2、PGEC2。引脚14到18及引脚21到26通过默认而指派给P0RTB位5到15且引脚28指派给PORTA的位0。上文中的指派仅为实例，其它指派也是可能的。

权利要求：1.一种微控制器装置，其包括：多个外部引脚；第一微控制器，其包括第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置；第二微控制器，其包括第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器仅经由专用接口而通信。2.根据权利要求1所述的微控制器装置，其中所述专用接口包括双向邮箱接口、单向主从接口及单向从主接口。3.根据权利要求2所述的微控制器装置，其中每一单向接口包括FIF0存储器。4.根据权利要求1或权利要求2所述的微控制器装置，其中所述第一微控制器是主装置且所述第二微控制器是从装置。5.根据前述权利要求中任一权利要求所述的微控制器装置，其中所述第二微控制器的程序存储器包括可由所述第一微控制器写入的易失性存储器。6.根据前述权利要求中任一权利要求所述的微控制器装置，其中所述第二微控制器经计时比所述第一微控制器快。7.根据前述权利要求中任一权利要求所述的微控制器装置，其中所述第二微控制器包括功率模式控制单元，所述功率模式控制单元包括低功率模式，其中所述第一微控制器经配置以控制所述第二微控制器的功率模式。8.根据权利要求7所述的微控制器装置，其中所述功率控制模式单元可操作以停用所述第二微控制器使得所述第二微控制器不消耗任何功率。9.根据前述权利要求中任一权利要求所述的微控制器装置，其中每一微控制器具有16个位的数据总线宽度。10.根据前述权利要求中任一权利要求所述的微控制器装置，其中每一微控制器进一步包括引脚选择单元，所述引脚选择单元可编程以选择用于与所述微控制器相关联的所述外围装置的所述多个外部引脚中的至少一些外部引脚。11.根据前述权利要求中任一权利要求所述的微控制器装置，其中每一微控制器进一步包括可控制以将输入输出引脚的控制指派给所述第一微控制器或所述第二微控制器的垫所有权多路复用器单元。12.根据前述权利要求中任一权利要求所述的微控制器装置，其中每一微控制器可读取任何可读取外部引脚，但仅指派给所述第一微控制器或所述第二微控制器的引脚可由所述相应微控制器写入。13.根据前述权利要求中任一权利要求所述的微控制器装置，其中每一微控制器的所述外围装置中的每一者中的至少一些指派给多个外部引脚的预定外部引脚。14.一种操作微控制器装置的方法，所述微控制器装置包括：多个外部引脚;第一微控制器，其包括第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置;第二微控制器，其包括第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，所述方法包括仅经由专用接口而在所述第一微控制器与所述第二微控制器之间通信。15.根据权利要求14所述的方法，其中所述专用接口包括双向邮箱接口、单向主从接口及单向从主接口。16.根据权利要求I5所述的方法，其中每一单向接口包括FIFO存储器。17.根据权利要求14到16中任一权利要求所述的方法，其中所述第一微控制器是主装置且所述第二微控制器是从装置。18.根据权利要求14到17中任一权利要求所述的方法，其中所述第二微控制器的程序存储器包括易失性存储器，且其中所述方法包括通过所述第一微控制器写入到所述第二微控制器的所述程序存储器的步骤。19.根据权利要求14到18中任一权利要求所述的方法，其进一步包括对所述第二微控制器计时使其快于所述第一微控制器。20.根据权利要求14到19中任一权利要求所述的方法，其中所述第二微控制器包括功率模式控制单元，所述功率模式控制单元包括低功率模式，所述方法进一步包括通过所述第一微控制器控制所述第二微控制器的功率模式的步骤。21.根据权利要求14到20中任一权利要求所述的方法，其包括通过所述功率控制模式单元停用所述第二微控制器，使得所述第二微控制器不消耗任何功率的步骤。22.根据权利要求14到21中任一权利要求所述的方法，其进一步包括控制相对于每一微控制器的引脚所有权的步骤，其中将输入输出引脚指派给所述第一微控制器或所述第二微控制器。23.根据权利要求14到22中任一权利要求所述的方法，其中每一微控制器可读取任何可读取外部引脚，但仅指派给所述第一微控制器或所述第二微控制器的引脚可由所述相应微控制器写入。24.根据权利要求14到23中任一权利要求所述的方法，其进一步包括以下步骤通过所述第一微控制器读取多个外部引脚中的一者，通过所述第二微控制器读取多个外部引脚中的所述一者，通过所述专用接口比较从所述多个外部引脚中的所述一者读取的值。

百度查询： 密克罗奇普技术公司 具有多个独立微控制器的微控制器装置

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