申请/专利权人：西安电子科技大学

申请日：2020-08-04

公开（公告）日：2023-05-09

公开（公告）号：CN111949578B

主分类号：G06F13/16

分类号：G06F13/16

优先权：

专利状态码：有效-授权

法律状态：2023.05.09#授权;2020.12.04#实质审查的生效;2020.11.17#公开

摘要：基于DFI标准的DDR3控制器，包括请求解析接口模块、分组及ID标志模块、Bank读写管理模块、读写数据通道模块、一级队列缓存模块、指令发送模块、非读写模块以及DFI接口模块，本发明通过规定的分组原则、取令原则、重排序策略保证速率传输的高效性；通过设定组命令数量阈值、对命令请求时间段做标记结合重排序策略防止命令老化；通过分组原则来保证对同一bank地址的读写按照请求顺序进行，定义相关的ID属性实现命令跟数据一一对应，共同实现传输的可靠性。

主权项：1.基于DFI标准的DDR3控制器，其特征在于，包括请求解析接口模块、分组及ID标志模块、Bank读写管理模块、读写数据通道模块、一级队列缓存模块、指令发送模块、非读写模块以及DFI接口模块，数据和命令由DFI接口模块将DFI协议信号发送给支持DFI标准的PHY，最终送往DDR3颗粒；请求解析接口模块、分组及ID标志模块、Bank读写管理模块、一级队列缓存模块、指令发送模块、以及DFI接口模块依次电连接，非读写模块与DFI接口模块电连接，请求解析接口模块、读写数据通道模块、DFI接口模块依次电连接；请求解析接口模块，用于接受用户请求，并拆分请求进行异步缓存；读写数据通道模块用于缓存DDR3颗粒与用户接口间流通的读写数据，并按照时序要求做数据交换；分组及ID标志模块用于给分解后的请求分组，并确定读写命令对应的ID属性，单独给写命令添加该写命令对应的数据存放地址信息ID，单独给读命令添加请求顺序ID，同时给读写命令共同赋予次序ID；Bank读写管理模块，用于存放上级模块发送来的命令，解析顺序及ID信息；分bank、分顺序地进行保存到相应的同步FIFO中；同时监控并反馈各个FIFO中bank、组序信息；一级队列缓存模块，用于按照取令原则从Bank读写管理模块中取出命令，并通过重排序策略来安排取出的命令放入队列中的位置，最后由指令发送模块从队列底部取出命令；非读写模块，用于产生刷新、初始化非读写命令；指令发送模块用于从一级队列缓存模块中取命令，并将自身队列中的所有命令依照竞争原则，按照控制器与DDR3颗粒工作的时钟频率关系将满足时序要求的命令转译成DFI接口模块并行的输入信号；DFI接口模块用于将由指令发送模块输入的信号按照DFI标准协议将指令发送给支持DFI标准的DDR3物理层PHY；并且从读写数据通道模块中取数据，将数据按照DFI标准协议输出；同时接收从物理层PHY输入的数据并送往读写数据通道模块。

全文数据：

权利要求：

百度查询： 西安电子科技大学 基于DFI标准的DDR3控制器

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