申请/专利权人：安徽大学

申请日：2023-02-08

公开（公告）日：2023-05-30

公开（公告）号：CN116192096A

主分类号：H03K3/012

分类号：H03K3/012;H03K3/356

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.06.16#实质审查的生效;2023.05.30#公开

摘要：本发明属于电路技术领域，具体涉及一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。该触发器由十二个PTFET晶体管P1～P12，十二个NTFET晶体管N1～N12以及五个反相器INV1～INV5构成。该型阻塞毛刺低功耗双边沿触发器包括输入级、锁存电路和输出级三个部分。其中，输入级由INV1、INV2、INV3、INV4，P1、P2、P3、N1、N2、N3构成。锁存电路由P4、P5、P6、P7、P8、P9、P10、P11，以及N4、N5、N6、N7、N8、N9、N10、N11构成。输出级由P4、N11、P12、N12以及INV5构成。其中，锁存电路和输出级电路共用器件P4和N11；输入级和输出级均采用了C单元结构。本发明解决了现有TFET触发器电路中存在信号竞争、易受毛刺信号影响、器件功耗较高等问题。

主权项：1.一种基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于，其包括：输入级电路，其包括一个时钟信号CLK输入端口和一个控制信号D输入端口；所述输入级电路根据输入的时钟信号CLK生成两个反相的时钟信号CLK1和CLK2；所述输入级电路还根据输入的控制信号D以及时钟信号CLK1和CLK2生成两个中间信号A0和B0；锁存电路，其由完全相同的第一锁存单元和第二锁存单元构成，每个锁存单元均由4个PTFET晶体管和4个NTFET晶体管构成；第一锁存单元由P4、P5、P6、P7、N4、N5、N6、N7构成，电路连接关系如下：P4的源极接电源，栅极接中间信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接中间信号A0，漏极与N4、N5、N6的源极相连；P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q；第二锁存单元由P8、P9、P10、P11、N8、N9、N10、N11按照与P4、P5、P6、P7、N4、N5、N6、N7相对应的顺序依次连接构成，其中，P9和N8的栅极接时钟信号CLK2，P8和N11的栅极接中间信号B0；输出级电路，其共用所述锁存电路中的P4和N11，且还包括PTFET晶体管P12、NTFET晶体管N12，以及一个反相器INV5；其中，P12的源极接P4的漏极；P12和N12漏极和INV5的输入端接公共节点QB，INV5的输出端接公共节点Q；N12的源极接N11的漏极；P12的栅极接中间信号B0，N12的栅极接中间信号A0。

全文数据：

权利要求：

百度查询： 安徽大学 一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块

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