申请/专利权人:湖南泛联新安信息科技有限公司
申请日:2023-06-07
公开(公告)日:2023-07-07
公开(公告)号:CN116401983A
主分类号:G06F30/3308
分类号:G06F30/3308
优先权:
专利状态码:有效-授权
法律状态:2023.09.22#授权;2023.07.25#实质审查的生效;2023.07.07#公开
摘要:本发明公开了一种仿真主频驱动的信号自动映射方法,包括读取FPGA分割之后的设计,将分割后的设计用孤岛子图表示,每个孤岛子图中包含多个SLICE;将SLICE按照预设的拓扑结构进行放置,每个SLICE对应单独的FPGA;对SLICE的边界信号按照类型进行分配;其中,类型包括松耦合信号和紧耦合信号;对松耦合信号,按照预设的第一原则进行分组;对紧耦合信号,按照预设的第二原则进行分组;获取分组后的各FPGA间各端口的仿真主频,判断各FPGA间各端口的仿真主频是否达到预设的仿真主频,若达到预设的主频,则获取可行信号引脚映射方案。能够无人工参与实现主频驱动的FPGA信号引脚自动化分配。
主权项:1.一种仿真主频驱动的信号自动映射方法,其特征在于,所述方法包括以下步骤:S100:读取FPGA分割之后的设计,将分割后的设计用孤岛子图表示,每个孤岛子图中包含多个SLICE;S200:将SLICE按照预设的拓扑结构进行放置,每个SLICE对应单独的FPGA;S300:对所述SLICE的边界信号按照类型进行分配;其中,所述类型包括松耦合信号和紧耦合信号;S400:对所述松耦合信号,按照预设的第一原则进行分组,得到各松耦合信号的分组编号;S500:对所述紧耦合信号,按照预设的第二原则进行分组,得到各紧耦合信号的分组编号;S600:根据所述各松耦合信号的分组编号和所述各紧耦合信号的分组编号分配到端口,获取分配后的各FPGA间各端口的仿真主频,判断所述各FPGA间各端口的仿真主频是否达到预设的仿真主频,若达到预设的主频,则获取可行信号引脚映射方案;其中,S400包括:1、同一原始分组的信号放在同一组并编号:给定信号集,对于,,如果,则将与放置于同一组并编号;2、同一时钟域的信号放在同一组并编号:给定信号集,对于,,如果,则将与放置于同一组并编号;3、传输到同一目的地的信号放在同一组并编号:给定信号集,对于,,如果且,当不违背条件1和2时,则将与放置于同一组并编号;S500包括:同一端口放置相同时钟域的信号分组:根据系统预设的时钟域数量不超过LVDS端口数量,需要满足约束时钟的个数需要端口的数量,k为时钟域的端口数量;相同时钟域可以放在不同的端口。
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权利要求:
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