申请/专利权人：京微齐力(北京)科技股份有限公司

申请日：2023-05-11

公开（公告）日：2023-08-04

公开（公告）号：CN116542198A

主分类号：G06F30/343

分类号：G06F30/343;G06F30/327

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.08.22#实质审查的生效;2023.08.04#公开

摘要：本发明提供一种提高LUT合并效果的FPGA映射方法。该方法包括：首先确定LUT网表的子网表；统计所述子网表中LUT的输入端口数以及输入信号得到统计列表；基于所述统计列表查询LUT输入信号的共享输入数目；依次合并输入信号共享输入数目为5、4、3、2、1的LUT得到多输入两输出的查找表，提取其中各个LUT的公共上层模块，并对所述公共上层模块的层级进行排序，基于所述排序的结果，合并公共上层模块的层级低的LUT，以及，合并公共上层模块的层级高的LUT；针对没有共享输入的多个LUT，提取各个LUT的公共上层模块，先合并公共上层模块的层级低的LUT，以及再合并公共上层模块的层级高的LUT。如此，可以实现降低对布局、布线不利的合并，优先对布局、布线有利的合并。

主权项：1.一种提高LUT合并效果的FPGA映射方法，其特征在于，所述方法包括：确定LUT网表的子网表；统计所述子网表中LUT的输入端口数以及输入信号得到统计列表；基于所述统计列表查询LUT输入信号的共享输入数目；合并输入信号共享输入数目为5的LUT得到五输入两输出的查找表，提取其中各个LUT的公共上层模块，并对所述公共上层模块的层级进行排序，基于所述排序的结果，合并公共上层模块的层级低的LUT，以及，合并公共上层模块的层级高的LUT；合并输入信号共享输入数目为4、3、2、1的LUT得到多输入两输出的查找表，按照所述公共上层模块的层级进行排序，基于所述排序的结果，合并公共上层模块的层级低的LUT，以及，合并公共上层模块的层级高的LUT；针对没有共享输入的多个LUT，提取其中各个LUT的公共上层模块，并对所述公共上层模块的层级进行排序；基于所述排序的结果，合并公共上层模块的层级低的LUT，以及，合并公共上层模块的层级高的LUT。

全文数据：

权利要求：

百度查询： 京微齐力(北京)科技股份有限公司 一种提高LUT合并效果的FPGA映射方法

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