申请/专利权人：重庆大学

申请日：2021-09-26

公开（公告）日：2023-09-15

公开（公告）号：CN113839663B

主分类号：H03K19/177

分类号：H03K19/177

优先权：

专利状态码：有效-授权

法律状态：2023.09.15#授权;2022.01.11#实质审查的生效;2021.12.24#公开

摘要：本发明公开了一种延迟不敏感异步电路单元、M×N‑Join及其工作方法。所述异步电路单元，包括一个2×2‑jion基础元件和一个Splitter组合元件；Splitter组合元件包括一个merge基础元件以及两个fork基础元件；第一fork基础元件的第一输出端与2×2‑jion基础元件的第三输入端连接；第二fork基础元件的第一输出端与2×2‑jion基础元件的第四输入端连接；2×2‑jion基础元件的第三输入端与2×2‑jion基础元件的第四输入端同轴向；第一fork基础元件的第二输出端与第二fork基础元件的第二输出端分别与merge基础元件的两个输入端连接。本申请提出了一个结构简单的延迟不敏感异步电路单元，由其扩展的M×N‑jion设计，具有较好的扩展性和平面性。

主权项：1.一种延迟不敏感异步电路单元，其特征在于，包括一个2×2-jion基础元件和一个Splitter组合元件；Splitter组合元件包括一个merge基础元件以及两个fork基础元件；第一fork基础元件的第一输出端与2×2-jion基础元件的第三输入端连接；第二fork基础元件的第一输出端与2×2-jion基础元件的第四输入端连接；2×2-jion基础元件的第三输入端与2×2-jion基础元件的第四输入端同轴向；第一fork基础元件的第二输出端与第二fork基础元件的第二输出端分别与merge基础元件的两个输入端连接；2×2-jion基础元件具有四条输入线和四条输出线，通过不同输入线上信号的组合，在相应的输出线上产生输出信号；其中四条输入线分别为I1、I2、I3以及I4，I1和I2为同轴向输入线，I3和I4为同轴向输入线；四条输出线分别为O1、O2、O3以及O4；数学表达式如下：Ii,Ij；λ→{Ok}；λ merge基础元件，到达输入线AM或BM的信号被转移到输出线CM；数学表达式如下：{AM}；λ→{CM}；λ{BM}；λ→{CM}；λfork基础元件，到达输入线Af的信号被同化并复制成两个信号，分别在输出线Bf和Cf进行传输；数学表达式如下：{Af}；λ→{Bf,Cf}；λ。

全文数据：

权利要求：

百度查询： 重庆大学 延迟不敏感异步电路单元、M×N-Join及其工作方法

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