申请/专利权人：中科亿海微电子科技(苏州)有限公司

申请日：2023-12-04

公开（公告）日：2024-03-15

公开（公告）号：CN117349213B

主分类号：G06F13/40

分类号：G06F13/40

优先权：

专利状态码：有效-授权

法律状态：2024.03.15#授权;2024.01.23#实质审查的生效;2024.01.05#公开

摘要：本发明公开自主重发写命令和写数据的AXI传输装置及工作方法，装置位于AXI总线和主控设备之间，当AXI总线返回的写响应为错误时，触发重发使能模块，重发使能模块利用接收到的bid与写命令缓存模块中的awid进行比对，如果一致，将该命令重新发送到选择器，选择器中选择信号bresp为错误，选择重新发送的写命令发送到AXI总线上，将旧的写命令和写数据删除，新的写命令依旧按序写入写命令缓存模块中已存在的命令之后，新的写数据依旧按序写入写数据缓存模块中已存在的数据之后，从而实现当接收到写响应错误时自主重发写命令和写数据，不需要主控设备进行额外交互，不增加本地主控设备的设计，简化了主控设备写传输的流程。

主权项：1.自主重发写命令和写数据的AXI传输装置，其特征在于：其包括：写命令计数模块、写命令缓存模块、写数据计数模块、写数据缓存模块、选择器、写响应计数模块、比较器和重发使能模块；写命令通道接收主控设备发送的写命令，当awvalid和awready同时为1时，写命令计数模块加1，同时将该笔命令发送到AXI总线，并且将该笔命令缓存到写命令缓存模块中；写数据通道接收主控设备发送的写数据，当wlast、wvalid和wready同时为1时，写数据计数模块加1；当wvalid和wready同时为1时，将写数据缓存到写数据缓存模块中，同时将写数据发送到AXI总线；当AXI总线返回写响应时，若bvalid和bready同时为1，写响应计数模块加1，将bresp进行比较，如果bresp为ok，将bresp返回主控设备，当bresp为错误，触发重发使能模块；重发使能模块利用接收到的bid与写命令缓存模块中的awid进行比对，如果一致，将该命令重新发送到选择器；选择器中选择信号bresp为错误，选择重新发送的写命令发送到AXI总线上；当写命令和写数据重新发送到AXI总线后或者接收到的bresp为ok时，该写命令从写命令缓存模块中删除，该写数据从写数据缓存模块中删除，写命令缓存模块中该命令后面的命令往前提，index减1，写数据缓存模块中该数据后面的数据往前提，index减1；新的写命令依旧按序写入写命令缓存模块中已存在的命令之后，index加1，新的写数据依旧按序写入写数据缓存模块中已存在的数据之后，index加1。

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权利要求：

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