申请/专利权人：英特尔公司

申请日：2017-01-19

公开（公告）日：2024-03-19

公开（公告）号：CN108780579B

主分类号：G06T11/40

分类号：G06T11/40;G06T15/00

优先权：["20160329 US 15/083,771"]

专利状态码：有效-授权

法律状态：2024.03.19#授权;2019.04.19#实质审查的生效;2018.11.09#公开

摘要：通过确定多采样抗混叠着色器中的子样本之间是否存在冗余，确定使用至少两种优化技术中的哪一种来减少冗余，以及使用所选择的技术来消除冗余着色器线程，当在多采样抗混叠中以样本频率进行采样时可改善性能并且减少功耗。

主权项：1.一种方法，包括：确定是否要以样本频率运行着色器；如果要以样本频率运行所述着色器，则确定两个或更多个子样本之间是否存在冗余；确定样本频率着色器中的所述子样本之间是否存在冗余；确定使用至少两种优化技术中的哪一种来减少冗余；以及使用所选择的技术来消除冗余着色器线程。

全文数据：使用压缩数据的每样本MSAA渲染背景技术[0001]本申请大体涉及图形处理。[0002]在图形处理中，光栅化流水线创建对对象的描绘。到光栅化流水线的输入由要被渲染的图元通常是三角形）的顶点组成。顶点位置用于确定图元将可见的像素。[0003]出现的一个问题叫做沿着边缘的“混叠aliasing”。混叠通常出现在直线看起来像锯齿状边缘的地方。因此，已经开发出抗混叠技术来抵消混叠。一种这样的技术是多采样、抗混叠MSAA。通常，可以通过过采样或超级采样（即以比旨在获得的输出的速率更高的速率进行采样来减少混叠。[0004]多采样、抗混叠MSAA涉及对m个样本的超级采样mXMSAA，其中m个样本被称为子样本，因为每个像素具有多个样本。[0005]在MSAA中，并不总是为每个子样本执行像素着色器。相反，它对图元覆盖至少一个子样本的每个像素仅执行一次。这称为以像素频率执行。以像素频率运行的MSAA执行每像素一个像素着色器线程，并将像素输出存储在由图元覆盖的每个子样本位置处。压缩方案将允许冗余子样本被最低限度地写出到存储器。以样本频率运行的MSAA将针对由图元覆盖的每个子样本运行像素着色器，并将数据从对应像素着色器调用写出到每个子样本。[0006]然后在MSAA和在常规的光栅化流水线中，像素着色器使用被内插到像素中心的顶点属性来获取纹理并执行照明。[0007]—些三维3D图形应用以样本频率执行某一像素着色。这意味着，绘制将对由覆盖着像素的图元所覆盖的每个子样本执行一个像素着色器线程。附图说明[0008]参照以下附图描述一些实施例：图1是一个实施例的系统架构；图2是一个实施例的流程图；图3是另一实施例的流程图；图4是根据一个实施例的处理系统的框图；图5是根据一个实施例的处理器的框图；图6是根据一个实施例的图形处理器的框图；图7是根据一个实施例的图形处理器引擎的框图；图8是图形处理器的另一实施例的框图；图9是根据一个实施例的对线程执行逻辑的描绘。图10是根据一些实施例的图形处理器指令格式的框图；图11是图形处理器的另一实施例的框图；图12A是根据一些实施例的图形处理器命令格式的框图；图12B是根据一些实施例的示出了图形处理器命令序列的框图；图13是根据一些实施例的对示例性图形软件架构的描绘；图14是根据一些实施例的示出了IP核开发系统的框图；以及图15是根据一些实施例的示出了示例性芯片上系统集成电路的框图。具体实施方式[0009]存在针对单个像素的样本频率线程将针对渲染的子样本中的两个或更多个产生相同的结果的时候。当未在子样本位置之间内插子样本输入时、或者被内插的像素着色器输入不影响最终结果时、或者输入对于多个子样本而言是相同时，发生此情况。[0010]可以减少或消除与产生重复结果的子样本线程相关的额外工作。在一些实施例中，减少这项工作可以导致性能的改善和降低的功耗。[0011]存在两种像素着色器执行模式。像素频率着色器执行意味着针对实际将呈现在显示屏上的每个像素仅运行一个执行线程。样本频率意味着对于每像素的多个子样本中的每一个样本存在一个执行线程。[0012]在多采样中，通过在像素着色器中每像素使用附加样本来校正混叠的锯齿状边缘。因此，在以每样本模式操作的4xMSAA中，每个像素通常有四个线程，每个线程用于四个样本中的每一个。然后，在解析resolve步骤中，确定将如何使用来自该像素的每个样本的数据来绘制像素。[0013]在执行样本频率绘制时由图形处理单元GPU执行的冗余工作被减少。这可以通过使编译器、硬件、固件或图形驱动器评估正被执行的像素着色器来完成，包括在着色器编译时或之后，在运行时分析子样本的性质。在此步骤期间，编译器或其他实体首先确定图形处理器是否要以样本频率运行代码。如果是，则该实体确定子样本之间是否存在可能的冗余。如果实体识别出可以被优化的情况，则可以使用各种方法来消除或减少不需要的工作，包括以下内容：1机会检测器可以识别涉及不需要的工作的实例，然后指示线程分派单元使用样本频率线程分派选择器来选择哪些线程要分派。2着色器编译器编译要以像素频率执行的着色器的专用版本，然后为了获得正确的结果，对像素内的每个唯一或非冗余样本运行额外代码。作为示例，假设图元边缘将像素区域分成两部分，使得在4xMSAA中，边缘的一侧上的两个样本是白色的，并且边缘的另一侧上的两个样本是黑色的。然后，对于白色样本仅执行一个线程不是两个线程），并且对于黑色样本仅执行一个线程不是两个线程）。因此，仅在需要时才进行额外的样本级别工作。在替代实施例中，取决于表面是如何被压缩的，对于白色样本仅执行一个线程，但是对于黑色样本实现两个线程。这是因为压缩技术可能只能压缩相同的值，而不能压缩多组相同的值。可以使用任何类型的压缩技术梯度、重复的相同值等）。3着色器编译器编译像素着色器的一版本，该版本将在检测到时立即跳过冗余子样本的工作。[0014]对于8XMSAA的每样本绘制分派，在现有方法中，执行八个工作线程。在一些实施例中，所有子样本相同的常见情况可以执行少至一个工作线程-在最佳情况下，实现绘制级别的高达8倍的工作减少。在一些实施例中，这可以改善性能并降低功耗。[0015]图1中所示的计算系统10可以是任何基于处理器的系统，包括，举几个例子，膝上型计算机、平板电脑、蜂窝电话、台式计算机或导航设备。它可以包括耦合到一个或多个图形处理单元GPU14的一个或多个中央处理单元CPU12。[0016]—个或多个CPU12可以包括一个或多个图形设备驱动器22。每个设备驱动器可以包括着色器编译器16和控制表面更新器24。[0017]着色器编译器16包括样本频率着色器机会检测器18和样本频率着色器优化器20。[0018]CPU或多个CPU被耦合到存储器26。存储器存储经优化编译的样本频率着色器28和多样本表面的经压缩控制表面30。控制表面是绘图表面或区域的压缩表示，其通常用于减少存储器带宽。在一个实施例中，它的使用现在可被扩展成使用位级编码方案来保持跟踪哪些子样本是唯一的。对于给定样本例如，样本0，编码告知像素的其他样本是相同还是不同。[0019]图形处理单元14还包括控制表面更新器32。线程分派逻辑34被耦合到存储器26。逻辑34包括样本频率线程分派选择器36和控制更新器38。在一些实施例中，仅使用控制表面更新器24和38中的一个。线程分派逻辑34被耦合到图形处理单元14的执行单元40。[0020]控制表面更新器必要时更新位级编码。在一些实施例中，它使目的地渲染目标被尽可能地压缩。源渲染目标是像素着色器所接收的，并且目的地渲染目标是着色器的输出。然后，当引用更新的控制表面时，它具有关于唯一性或不唯一或每个样本的所有正确信息。[0021]例如，源资源可能具有样本级别的冗余。如果没有记录保存在控制面更新器中，则存储器将仍然需要存储关于冗余样本的细节的数据。具体地，更新目的地控制表面，以便以压缩形式指示哪些样本相同，而不是存储每个样本的所有着色器数据。然后，冗余样本数据可以简单地由一个或多个位来指示，该一个或多个位指示数据是否与先前样本的数据相同。[0022]样本频率着色器机会检测器20负责识别满足优化标准的像素着色器。在一个实施例中，样本频率着色器机会检测器识别以样本频率执行的着色器，并将后续的优化步骤应用于所有这些情况。在扩展实施例中，在如下不会提供益处的情况下，检测器可以选择性地选择不应用优化。如果着色器使用是由光栅化器生成的被声称是样本频率的坐标的输入，在这种情况下，输入坐标根据样本而异，并且应用优化将没有任何好处。[0023]样本频率着色器优化器20负责改变执行流程以实现优化。作为两个示例，它可以经由修改着色器代码下面提供详细的伪代码来实现这一点，或者通过编程GPU14命令流来设置线程调度器逻辑34跳过对不必要的冗余子样本的执行来实现这一点。如果样本频率着色器机会检测器20确定输入满足在像素频率操作模式下运行，则图形驱动器负责将每像素模式着色器绑定到流水线，以及对线程分派逻辑34编程以按照每像素模式进行操作。[0024]对于具有程序上控制如何分派像素着色器线程的能力的图形硬件，线程分派逻辑34可以被编程为引用并采样来自压缩表面的数据作为输入参数，以确定要分派哪些线程。先前工作正确地更新当前输入的压缩信息。这种类型的图形硬件可以读取控制表面并仅执行表面的选定部分诸如，给定大小的四边形）的线程。其可实现以不同的着色速率进行着色。[0025]如果硬件在线程分派级别不支持此特征，或者线程分派单元无法读取多个压缩表面30数据且着色器具有多个输入表面，则着色器编译器16可以通过仅执行非冗余线程并以更加压缩的方式存储有关冗余样本的信息从而以多种方式生成更好的代码，如下面提供的伪代码中详细描述的。[0026]控制表面更新器CSU24或38填充目的地渲染目标的控制表面。在主要实施例中，CSU在驱动器22中实现，并且在第一像素着色器线程的执行之前将源控制表面30复制到目的地表面。然后，当跳过不必要的工作时，目标控制表面反映正确的值。[0027]在替换实施例中，控制表面更新器24或38在GPU14中以硬件实现，并且选择性地仅填充目的地控制表面的未由被执行的着色器线程更新的那些部分。[0028]在另一替代实施例中，控制表面更新器24或38可以实现为编译着色器内的代码，当子样本不唯一时，该代码将源控制表面的一部分复制到目的地控制表面中。这最后一种方法是下面伪代码中所描述的方法。[0029]线程分派逻辑34负责设置执行的像素着色器线程。当前硬件已包含单元，该单元针对由渲染的几何体所覆盖的像素生成像素着色器线程。对于此实施例，附加的逻辑被添加到该单元。对于由样本频率着色器优化器确定的、硬件可以处理的普通情况，源控制表面数据由线程分派逻辑34来获取。控制表面数据用于分派用以完成必要的每样本工作的像素着色器线程的最小集合。[0030]在着色器具有多个目的地渲染目标的情况下，可以使用如上所详述的相同方法，但是控制表面更新器更新每个目的地渲染目标的控制表面。[0031]在一些实施例中，图2所示的序列可以以软件、固件和或硬件来实现。在一些实施例中，它可以通过存储在一个或多个非瞬态计算机可读介质诸如磁性、半导体或光学存储器）中的计算机执行的指令来实现。在一种情况下，该算法可以由中央处理单元12和或图形处理单元来实现。[0032]如框42处所指示的，当3D应用将着色器发送到图形设备驱动器22以进行编译时，该序列开始。样本频率着色器机会检测器18确定着色器是否可以被优化，如菱形44中所指示的。如果不可以，则使用现有方法，如46处所指示的。[0033]如果可以，则着色器优化器执行对着色器的分析，以识别使用哪种优化方法，如框48中所指示的。然后，菱形50处的检查确定是否存在用于选择性的子样本线程分派的线程分派逻辑硬件。如果不存在，则样本频率着色器优化器创建着色器的优化版本并以像素频率进行分派，如框64中所指示的。在替代实施例中，不存在这种线程分派逻辑，并且不执行该检查。在另一实施例中，从不创建优化的着色器并且不执行该检查。实施例就这点而言并不受限。[0034]然后，控制表面更新器更新目的地控制表面，如框66处所指示的。着色器执行，经由运行时测试消除冗余工作，如框68中所指示的。[0035]菱形58处的检查确定是否启用了混合。如果是，则如框60处所指示的执行混合逻辑，否则流程在62处结束。[0036]如果线程逻辑硬件确实存在，如在菱形50中所确定的，则控制表面更新器更新目的地控制表面，如框52中所指示的。接下来，线程分派逻辑为子样本零和任何其他唯一性子样本分派线程，如框54中所指示的。然后，着色器执行，通过不分派不必要的线程来限制冗余工作，如框56中所指示的。[0037]在可选的扩展实施例中，为了适当地处理混合，附加逻辑使目的地渲染目标混合。在混合中，源渲染目标中的像素与目的地渲染目标中的像素被组合。例如，对象可以是50%透明。然后将源颜色和目的地颜色各自乘以50%，然后加在一起以实现混合。[0038]当混合被调用，但要被混合的目的地渲染目标处于与当前正被着色的将要被混合的像素的压缩状态不同的压缩状态时，会出现问题。例如，如果输入的压缩像素具有全白色样本压缩成一个白色样本并且目的地像素具有未经压缩的两个红色和两个绿色像素，则白色与红色混合并且白色与绿色混合。没有必要压缩目的地像素。[0039]在更复杂的情况下，你可以有一个输入像素，其中，子样本1和3是白色，子样本2和4是黑色。目的地像素可以具有子样本1和2为红色，并且子样本3和4为绿色。现在当被合并时，每个样本都是唯一的。因此，即使输入像素被压缩，混合单元也必须混合每个子样本。在这种情况下，混合像素的压缩数据是完全未压缩的。[0040]负责使像素混合的硬件单元经由混合单元内的中间渲染高速缓存或流水线存储，来引用从像素着色产生的渲染目标值以及期望的控制表面值。混合单元针对每个唯一性子样本获取当前目的地渲染目标值。对于在期望的控制表面或当前控制表面中被标记为唯一的每个子样本，按照由应用定义的混合参数进行编程的方式对这些样本进行混合。[0041]混合单元通过期望的控制表面中的值与当前控制表面中的值的合并，来更新控制表面。混合单元写出子样本，反映新的状态控制表面。进一步的优化允许混合单元比较期望被写入的所有子样本、对控制表面进行重新压缩，并且仅写出唯一的子样本。[0042]图3中所示的混合逻辑可以以软件、固件和或硬件来实现。在软件和固件实施例中，其可通过存储在诸如磁、光或半导体存储之类的一种或多种非瞬态计算机可读介质中的计算机执行指令来实现。它可以例如由诸如中央处理单元CPU或图形处理单元GPU之类的处理器来实现，并且可以包括存储在与那些处理器或任何其他处理器中的任一个集成或分开的存储器中的指令。[0043]图3中所示的混合逻辑通过输出最小样本频率渲染目标和控制表面数据开始，如框70中所指示的。如框72中所指示的，混合单元接收要混合的像素。每像素的子样本被添加到待处理的队列。在混合之后才会发生存储器写入。[0044]对于以下队列中的每个条目，执行以下步骤，如框73中所指示的。[0045]如框74中所指示的，混合单元从存储器层级结构中获取控制表面的像素的当前值和唯一性子样本。来自源和目的地的控制表面数据被逻辑“或”，以产生像素的期望的控制表面值，如框76处所指示的。然后在框78处，对于期望的控制表面值中对应于唯一性子样本的所有条目，混合每个子样本。[0046]在菱形80处，检查确定是否启用了表面重新压缩。如果是，则将期望的控制表面值设置成完全压缩渲染目标，如框82中所指示的。然后，如框84中所指示的，针对每个唯一性子样本更新控制表面数据比较所有子样本。然后，如框86中所指示的，将所有经混合像素和所得的控制表面的值写出到存储器层级结构，并且流程结束。因此，可以更新压缩数据以指示所得的压缩如果有的话）。[0047]如果在菱形框80处未启用表面重新压缩，则在框88处，所有经混合像素和所得的控制表面的值立即被写出到存储器层级结构，如88处所指示的。[0048]C风格的伪代码在算法级别显示了，与未经优化的图像4xMSAA相比，经优化的着色器代码如何工作以及在最佳情况下其可以被转换成做什么：未经优化的情况4xMSAA运行像素频率的经优化情况4xMSAA[0049]如果像素着色器无法对像素内的任意子样本写入，则仍然可以在样本频率模式下分派工作，但避免冗余操作。[0050]用于提前终止冗余子样本的经优化情况如下：[0051]这种优化的最终结果将节省宝贵的内存带宽、GPU执行时间、和可能的电力。[0052]图4是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108,并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统（SoC集成电路内的处理平台。[0053]系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备（诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备）、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。[0054]在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107,所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算CISC、精简指令集计算RISC、或经由超长指令字VLIW的计算。多个处理器核107可以各自处理不同的指令集109,所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器DSP。[0055]在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存例如，3级L3高速缓存或末级高速缓存LLC未示出），可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。[0056]在一些实施例中，处理器102耦合至处理器总线110,所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出（IO控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而IO控制器中枢ICH130经由本地IO总线提供与IO设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。[0057]存储器设备120可以是动态随机存取存储器DRAM设备、静态随机存取存储器SRAM设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。[0058]在一些实施例中，ICH130使得外围部件经由高速IO总线连接至存储器设备120和处理器102。10外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126例如，Wi-Fi、蓝牙）、数据存储设备124例如，硬盘驱动器、闪存等）、以及用于将传统（例如，个人系统2PS2设备耦合至所述系统的传统IO控制器140。一个或多个通用串行总线USB控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH130。在一些实施例中，高性能网络控制器未示出）耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，IO控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和IO控制器中枢130可以集成在分立式外部图形处理器诸如外部图形处理器112内。[0059]图5是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图5的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。[0060]内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级L2、3级L3、4级L4、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。[0061]在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线例如，PCI、PCIExpress。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备未示出）的访问。[0062]在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元PCU，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。[0063]在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。[0064]在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由IO链路213与环形互连212耦合。[0065]示例性I0链路213表示多个I0互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218比如eDRAM模块之间的通信的封装体IO互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。[0066]在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构（ISA方面是异构的，其中，处理器核202A-N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。[0067]图6是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射IO接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和或到系统存储器的接口。[0068]在一些实施例中，图形处理器300还包括显示控制器302,所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306,包括但不限于:运动图像专家组MPEG诸如MPEG-2、高级视频编码AVC格式诸如H.264MPEG-4AVC、以及电影电视工程师协会SMPTE421MVC-1、和联合图像专家组JPEG格式诸如JPEG、以及运动JPEGMJPEG格式）。[0069]在一些实施例中，图形处理器300包括用于执行二维（2D光栅化器操作包括例如位边界块传递的块图像传递BLIT引擎304。然而，在一个实施例中，使用图形处理引擎GPE310的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎310是用于执行图形操作的计算引擎，所述图形操作包括三维3D图形操作和媒体操作。[0070]在一些实施例中，GPE310包括用于执行3D操作的3D流水线312,比如使用作用于3D图元形状例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D媒体子系统315的元件和或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316,所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。[0071]在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D媒体子系统315上执行的线程。所生成的线程对3D媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。[0072]在一些实施例中，3D媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D媒体子系统315发送线程执行请求，所述3D媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器包括寄存器和可寻址存储器）以便在线程之间共享数据并用于存储输出数据。[0073]图7是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，GPE410是图6中示出的GPE310的版本。图7具有与本文中的任意其他附图的元件相同的附图标记或名称的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。[0074]在一些实施例中，GPE410与命令流转化器（commandstreamer403親合，所述命令流转化器403将命令流提供至GPE3D和媒体流水线412、416。在一些实施例中，命令流转化器403耦合至存储器，所述存储器可以是系统存储器、或者内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D流水线412和或媒体流水线416。这些命令是从环形缓冲器中取出的指令，该环形缓冲器存储用于3D和媒体流水线412、416的命令。在一个实施例中，环形缓冲器可以附加地包括存储批量的多个命令的批量命令缓冲器。3D和媒体流水线412、416通过以下方式来处理命令:经由相应流水线内的逻辑来执行操作;或将一个或多个执行线程分派给执行单元阵列414。在一些实施例中，执行单元阵列414是可缩放的，使得该阵列包括基于GPE410的目标功率和性能水平的可变数量的执行单元。[0075]在一些实施例中，采样引擎430与存储器例如，高速缓存存储器或系统存储器）以及执行单元阵列414耦合。在一些实施例中，采样引擎430提供用于执行单元阵列414的存储器访问机制，所述存储器访问机制允许执行阵列414从存储器读取图形和媒体数据。在一些实施例中，采样引擎430包括用于为媒体执行专业图像采样操作的逻辑。[0076]在一些实施例中，采样引擎430中的专业媒体采样逻辑包括去噪去隔行模块432、运动估计模块434以及图像缩放和过滤模块436。在一些实施例中，去噪去隔行模块432包括用于对经解码的视频数据执行去噪或去隔行中的一者或多者的逻辑。去隔行逻辑将隔行的（interlaced视频内容的交替场alternatingfield组合为单个视频桢。去噪逻辑降低或去除来自视频和图像数据的数据噪声。在一些实施例中，去噪逻辑和去隔行逻辑是运动自适应的，并且基于在视频数据中检测到的运动量来使用空间或时间上的过滤。在一些实施例中，去噪去隔行模块432包括专用运动检测逻辑例如，在运动估计引擎434内）。[0077]在一些实施例中，运动估计引擎434通过对视频数据执行视频加速功能（诸如，运动向量估计和预测来提供对视频操作的硬件加速。运动估计引擎确定运动向量，所述运动向量描述图像数据在连续的视频帧之间的变换。在一些实施例中，图形处理器媒体编解码器codec使用视频运动估计引擎434以在宏块层级上对视频执行操作，所述在宏块层级上对视频的操作否则可能会是太过计算密集的以致不能利用通用处理器来执行。在一些实施例中，运动估计引擎434—般可用于图形处理器部件以辅助视频解码和处理功能，所述视频解码和处理功能对视频数据内的运动的方向或幅度是敏感的或自适应于视频数据内的运动的方向或幅度。[0078]在一些实施例中，图像缩放和过滤模块436执行图像处理操作以增强所生成的图像和视频的视觉质量。在一些实施例中，缩放和过滤模块436在将数据提供至执行单元阵列414之前的采样操作期间处理图像和视频数据。[0079]在一些实施例中，GPE410包括数据端口444,所述数据端口444为图形子系统提供访问存储器的附加机制。在一些实施例中，数据端口444促进用于操作的存储器访问，所述操作包括渲染目标写入、恒定缓冲器读取、抓取存储器空间读取写入，以及媒体表面访问。在一些实施例中，数据端口444包括用于对存储器的访问进行高速缓存的高速缓存存储器空间。高速缓存存储器可以是单个数据高速缓存，或者可被分离成用于经由数据端口来访问存储器的多个子系统的多个高速缓存（例如，渲染缓冲器高速缓存、恒定缓冲器高速缓存，等等）。在一些实施例中，在执行单元阵列414中的执行单元上执行的线程通过经由数据分配互连交换消息来与数据端口通信，所述数据分配互连耦合GPE410的子系统中的每一个。[0080]图8是图形处理器500的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。[0081]在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。[0082]在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由多个）图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534,所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎VQE530以及用于提供硬件加速的媒体数据编码和解码的多格式编码解码MFX533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。[0083]在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N有时被称为核分片），各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N有时被称为核子分片）。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二核子核560A。在其他实施例中，图形处理器是具有单个子核例如，550A的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。[0084]图9展示了线程执行逻辑600,所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图9的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。[0085]在一些实施例中，线程执行逻辑600包括像素着色器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，所包括的部件经由互连结构被互连，所述互连结构链接至部件中的每一个。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元阵列608A-608N中的一者或多者而至存储器诸如，系统存储器或高速缓存存储器）的一个或多个连接。在一些实施例中，每一个执行单元（例如，608A是能够为每一个线程并行地执行多个同时的线程并处理多个数据元素的单独的向量处理器。在一些实施例中，执行单元阵列608A-608N包括任何数量的单独执行单元。[0086]在一些实施例中，执行单元阵列608A-608N主要用于执行“着色器”程序。在一些实施例中，阵列608A-608N中的执行单元执行包括对许多标准的3D图形着色器指令的原生支持的指令集，使得以最少的转换来执行来自图形库例如，Direct3D和OpenGL的着色器程序。执行单元支持顶点和几何处理例如，顶点程序、几何程序、顶点着色器）、像素处理例如，像素着色器、片段着色器和通用处理例如，计算和媒体着色器）。[0087]执行单元阵列608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元ALU或浮点单元FPU的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。[0088]执行单元指令集包括单指令多数据SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素（四倍字长QW大小的数据元素）、八个单独32位压缩数据元素双倍字长DW大小的数据元素）、十六个单独16位压缩数据元素字长W大小的数据元素）、或三十二个单独8位数据元素字节B大小的数据元素在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。[0089]—个或多个内部指令高速缓存例如，606包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存例如，612被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。[0090]在执行期间，图形和媒体流水线经由线程繁衍和分派逻辑而将线程发起请求发送至线程执行逻辑600。在一些实施例中，线程执行逻辑600包括本地线程分派器604,所述本地线程分派器604仲裁来自图形和媒体流水线的线程发起请求，并且在一个或多个执行单元608A-608N上实例化所请求的线程。例如，几何流水线例如，图8的536将顶点处理、曲面细分tessellation或几何处理线程分派给线程执行逻辑600图9。在一些实施例中，线程分派器604也可处理来自执行着色器程序的运行时线程繁衍请求。[0091]一旦一组几何对象已被处理并光栅化成像素数据，就调用像素着色器602,以进一步计算输出信息并使结果被写入输出表面（例如，颜色缓冲器、深度缓冲器、模板印刷stencil缓冲器等）。在一些实施例中，像素着色器602计算将跨光栅化的对象而被内插的各种顶点属性的值。在一些实施例中，像素着色器602随后执行应用编程接口（API供应的像素着色器程序。为了执行像素着色器程序，像素着色器602经由线程分派器604而将线程分派给执行单元例如，608A。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算用于每一个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。[0092]在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器例如，数据高速缓存612从而经由数据端口高速缓存数据以供存储器访问。[0093]图10是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反一旦所述指令被处理）。[0094]在一些实施例中，图形处理器执行单元原生地支持采用128位格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位格式710的原生指令。[0095]针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择例如，预测）以及数据通道排序例如，混合）。针对128位指令710的，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。[0096]一些执行单元指令具有多达三个操作数，包括两个源操作数src0722、srcl722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数例如，SRC2724，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时（例如，硬编码）值。[0097]在一些实施例中，128位指令格式710包括访问地址模式信息726,所述访问地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令710中的位来提供一个或多个操作数的寄存器地址。[0098]在一些实施例中，128位指令格式710包括访问地址模式字段726,所述访问地址模式字段指定指令的地址模式和或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令710可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令710可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。[0099]在一个实施例中，访问地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令710中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。[0100]在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令例如，移动moV、比较（cmp。在一些实施例中，移动和逻辑组742共享五个最高有效位MSB，其中移动mov指令采用OOOOxxxxb的形式，而逻辑指令采用OOOlxxxxb的形式。流控制指令组744例如，调用（call、跳（jmp包括采用OOlOxxxxb形式例如，0x20的指令。混杂指令组746包括指令的混合，包括采用00Ilxxxxb形式例如，0x30的同步指令例如，等待wait、发送send。并行数学指令组748包括采用OlOOxxxxb形式例如，0x40的按分量的算术指令例如，加add、乘mul。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用OlOlxxxxb形式（例如，0x50的算术指令例如，dp4。向量数学组对向量操作数执行算术运算，诸如点积运算。[0101]图11是图形处理器800的另一个实施例的框图。图11的具有与此处任何其他附图中的元件相同的参考号（或名称）的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。[0102]在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器未示出）的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。[0103]在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807,所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。[0104]在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的Ll高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。[0105]在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件811、813、817进行旁路。[0106]在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象而非顶点或者如图形流水线的先前级中的顶点补片上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。[0107]在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器深度873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器873进行旁路并且经由流出单元823访问未光栅化的顶点数据。[0108]图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和（多个相关联的高速缓存851、纹理和媒体采样器854、以及纹理采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。[0109]在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873,所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑870包括用于执行固定功能三角形和线光栅化的窗口器掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作例如，利用混合的位块图像传递相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。[0110]在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎337包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。[0111]在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备（未示出）耦合，所述显示设备可以是系统集成显示设备（如在膝上型计算机中）、或者经由显示设备连接器附接的外部显示设备。[0112]在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口（API。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自KhronosGroup的开放图形库OpenGL和开放计算语言OpenCL提供了支持，或者可向OpenGL和D3D两者提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库OpenCV提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。[0113]图12A是展示了根据一些实施例的图形处理器命令格式900的框图。图12B是展示了根据实施例的图形处理器命令序列910的框图。图12A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图12A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码操作码904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。[0114]在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、植染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905如果存在的话从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令大小908来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。[0115]图12B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。[0116]在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。[0117]在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913,除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。[0118]在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。[0119]在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。[0120]命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。[0121]用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3DAPI来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件（如果将不使用那些元件的话）。[0122]在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。[0123]在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’（‘go’）或‘拣选’‘kick’）命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。[0124]在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元GPGPU操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SHffi向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。[0125]在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将一组媒体流水线状态命令940分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，媒体流水线状态命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，媒体流水线状态命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。[0126]在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件例如，寄存器写入来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。[0127]图13展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。[0128]在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言HLSL或OpenGL着色器语言GLSL。所述应用还包括可执行指令1014,所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。[0129]在一些实施例中，操作系统1020是来自微软公司的Microsoft®Windows®操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时JIT编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。[0130]在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027,所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGLAPI时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。[0131]至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示称为“IP核”）是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。[0132]图14是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路例如，SOC集成电路）的模块化、可重复使用设计。设计设施1130可采用高级编程语言例如，CC++生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可包括功能仿真、行为仿真、和或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级RTL设计。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路包括使用建模的数字信号执行的相关联逻辑的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。[0133]可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120,所述硬件模型可以采用硬件描述语言HDL或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140例如，硬盘、闪存、或任何非易失性存储介质）来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输例如，经由互联网）IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。[0134]图15是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路包括一个或多个应用处理器1205例如，CPU、至少一个图形处理器1210,并且另外还可以包括图像处理器1215和或视频处理器1220,其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPISDI0控制器1235和I2SI2C控制器1240。另夕卜，集成电路还可以包括显示设备1245,所述显示设备耦合至高清晰度多媒体接口（HDMI控制器1250和移动行业处理器接口（MIPI显示界面1255中的一项或多项。可以由闪存子系统1260包括闪存和闪存控制器来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。[0135]此外，集成电路1200的处理器中可以包括其他逻辑和电路，包括附加的图形处理器核、外围接口控制器或通用处理器核。[0136]以下条款和或示例涉及进一步的实施例：一个示例实施例可以是一种方法，该方法包括确定是否要以样本频率运行着色器，并且如果要以样本频率samplefrequency运行着色器，则确定两个或更多个子样本之间是否存在冗余。该方法还可以包括确定样本频率着色器中的子样本之间是否存在冗余，确定使用至少两种优化技术中的哪一种来减少冗余，以及使用所选择的技术来消除冗余着色器线程。该方法还可以包括在编译期间确定是否存在冗余。该方法还可以包括识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。该方法还可以包括编译以像素频率执行的着色器。该方法还可以包括存储关于像素内的一个或多个子样本是否具有相同的颜色值。该方法还可以包括:如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。该方法还可以包括识别混合像素的源和目的地中都存在冗余的情况，并使用经压缩的输入和输出像素数据，减少不必要的混合工作和存储器带宽，以及维持最大压缩状态。该方法还可以包括重新压缩具有相同值的混合像素以节省带宽。[0137]另一示例实施例可以是一种或多种非瞬态计算机可读介质，其存储指令以执行包括以下操作的序列：确定是否要以样本频率运行着色器，并且如果要以样本频率运行着色器，则确定两个或更多个子样本之间是否存在冗余。该介质可包括进一步存储用于执行包括以下操作的序列的指令:确定样本频率着色器中的子样本之间是否存在冗余，确定使用至少两种优化技术中的哪一种来减少冗余，以及使用所选择的技术来消除冗余着色器线程。介质可以包括进一步存储用于执行包括以下操作的序列的指令:在编译期间确定是否存在冗余。该介质可进一步存储用于执行包括以下操作的序列的指令:识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。该介质可以包括进一步存储用于执行包括以下操作的序列的指令:编译以像素频率执行的着色器。该介质可以包括进一步存储用于执行包括以下操作的序列的指令:存储关于像素内的一个或多个子样本是否具有相同颜色值的信息。该介质可以包括进一步存储用于执行包括以下操作的序列的指令：如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。该介质可以包括进一步存储用于执行包括以下操作的序列的指令:识别混合像素的源和目的地中都存在冗余的情况，并使用经压缩的输入和输出像素数据，减少不必要的混合工作和存储器带宽，以及维持最大压缩状态。该介质可以包括进一步存储用于执行包括以下操作的序列的指令:重新压缩具有相同值的混合像素以节省带宽。[0138]另一示例实施例可以是一种装置，该装置包括处理器以用于确定是否要以样本频率运行着色器，如果要以样本频率运行着色器，则确定两个或更多个子样本之间是否存在冗余；以及耦合到所述处理器的存储器。该装置可以包括用于执行以下操作的所述处理器：确定多采样抗混叠着色器中的子样本之间是否存在冗余，确定使用至少两种优化技术中的哪一种来减少冗余，以及使用所选择的技术来消除冗余着色器线程。该装置可以包括用于执行以下操作的所述处理器:在编译期间确定是否存在冗余。该装置可以包括用于执行以下操作的所述处理器:识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。该装置可以包括用于执行以下操作的所述处理器:计算以像素频率执行的着色器。该装置可以包括用于执行以下操作的所述处理器:存储关于像素内的一个或多个子样本是否具有相同的颜色值的信息。该装置可以包括用于包括以下操作的所述处理器:如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。该装置可以包括用于执行以下操作的所述处理器:识别混合像素的源和目的地中都存在冗余的情况，并使用经压缩的输入和输出像素数据，减少不必要的混合工作和存储器带宽，以及维持最大压缩状态。该装置可以包括用于执行以下操作的所述处理器:包括具有相同值的混合像素以节省带宽。[0139]本文中所描述的图形处理技术可在各种硬件架构中实现。例如，图形功能可被集成在芯片组内。替代地，可使用分立的图形处理器。作为又一实施例，图形功能可由包括多核处理器的通用处理器来实现。[0140]在本说明书通篇中对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开包含的至少一个实现内。因此，短语“一个实施例”或“在实施例中”的出现不一定指代同一实施例。此外，特定特征、结构或特性可按照与所说明的特定实施例不同的其他适当形式来创立，而且所有此类形式可涵盖在本申请的权利要求中。[0141]尽管已经描述了有限数量的实施例，但是本领域技术人员将从中认识到许多修改和变型。所附权利要求书旨在涵盖落入本公开的真实精神和范围内的所有此类修改和变型。

权利要求：1.一种方法，包括：确定是否要以样本频率运行着色器；以及如果要以样本频率运行所述着色器，则确定两个或更多个子样本之间是否存在冗余。2.如权利要求1所述的方法，包括：确定样本频率着色器中的所述子样本之间是否存在冗余；确定使用至少两种优化技术中的哪一种来减少冗余；以及使用所选择的技术来消除冗余着色器线程。3.如权利要求1所述的方法，包括在编译期间确定是否存在冗余。4.如权利要求2所述的方法，包括识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。5.如权利要求2所述的方法，包括编译以像素频率执行的着色器。6.如权利要求1所述的方法，包括存储关于像素内的一个或多个子样本是否具有相同的颜色值的信息。7.如权利要求6所述的方法，包括如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。8.如权利要求1所述的方法，包括识别混合像素的所述源和目的地中都存在冗余的情况，并使用经压缩的输入和输出像素数据，减少不必要的混合工作和存储器带宽，以及维持最大压缩状态。9.如权利要求8所述的方法，包括重新压缩具有相同值的混合像素以节省带宽。10.—种或多种非瞬态计算机可读介质，存储用于执行包括以下各项操作的序列的指令：确定是否要以样本频率运行着色器；以及如果要以样本频率运行所述着色器，则确定两个或更多个子样本之间是否存在冗余。11.如权利要求10所述的介质，进一步存储用于执行包括以下操作的序列的指令：确定样本频率着色器中的所述子样本之间是否存在冗余；确定使用至少两种优化技术中的哪一种来减少冗余；以及使用所选择的技术来消除冗余着色器线程。12.如权利要求11所述的介质，进一步存储用于执行包括以下操作的序列的指令:在编译期间确定是否存在冗余。13.如权利要求11所述的介质，进一步存储用于执行包括以下操作的序列的指令:识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。14.如权利要求11所述的介质，进一步存储用于执行包括以下操作的序列的指令:编译以像素频率执行的着色器。15.如权利要求11所述的介质，进一步存储用于执行包括以下操作的序列的指令:存储关于像素内的一个或多个子样本是否具有相同颜色值的信息。16.如权利要求15所述的介质，进一步存储用于执行包括以下操作的序列的指令:如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。17.如权利要求11所述的介质，进一步存储用于执行包括以下操作的序列的指令:识别混合像素的所述源和目的地中都存在冗余的情况，并使用经压缩的输入和输出像素数据，减少不必要的混合工作和存储器带宽，以及维持最大压缩状态。18.如权利要求17所述的介质，进一步存储用于执行包括以下操作的序列的指令:重新压缩具有相同值的混合像素以节省带宽。19.一种装置，包括：处理器，用于确定是否要以样本频率运行着色器，如果要以样本频率运行着色器，则确定两个或更多个子样本之间是否存在冗余;以及存储器，所述存储器被耦合至所述处理器。20.如权利要求19所述的装置，所述处理器用于确定多采样抗混叠着色器中的子样本之间是否存在冗余，确定使用至少两种优化技术中的哪一种来减少冗余，以及使用所选择的技术来消除冗余着色器线程。21.如权利要求19所述的装置，所述处理器用于在编译期间确定是否存在冗余。22.如权利要求20所述的装置，所述处理器用于识别具有非冗余数据的子样本，并且仅针对具有非冗余数据的样本分派线程。23.如权利要求20所述的装置，所述处理器用于计算以像素频率执行的着色器。24.如权利要求19所述的装置，所述处理器用于存储关于像素内的一个或多个子样本是否具有相同的颜色值的信息。25.如权利要求24所述的装置，所述处理器用于包括：如果两个子样本是相同值，则存储一个子样本的颜色信息，并且仅指示另一子样本具有相同的信息而不存储相同的信息两次。

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