申请/专利权人：广州思林杰科技股份有限公司

申请日：2021-12-22

公开（公告）日：2024-03-19

公开（公告）号：CN114245108B

主分类号：H04N17/00

分类号：H04N17/00

优先权：

专利状态码：有效-授权

法律状态：2024.03.19#授权;2022.04.12#实质审查的生效;2022.03.25#公开

摘要：本发明涉及是数字式视频接口技术领域，公开了一种支持定制扩展的DisplayPort测试系统，所述的系统包括：接收端口，用于接收网络包，并解析网络包数据，提取出其中的测试项设置和命令；数据提取模块，通过接口读取视频或者图片文件并存储至内存中；数据处理模块，通过ARM提取测试项设置和命令，并根据设置和命令配置FPGA寄存器，驱动FPGA从内存中读取数据，并运行DP协议将数据发送出去，从而在显示器上显示相应的图像。通过FPGA+ARM的架构，可实现一种可灵活扩展的DP测试平台，客户可以在PC上设置测试参数，通过网络将指令，图片传递到测试平台，测试平台内的FPGA实现DP协议，将图像发送到显示屏。

主权项：1.支持定制扩展的DisplayPort测试系统，其特征在于，所述的系统包括：接收端口，用于接收网络包，并解析网络包数据，提取出其中的测试项设置和命令；数据提取模块，通过接口读取视频或者图片文件并存储至内存中；数据处理模块，通过ARM提取测试项设置和命令，并根据设置和命令配置FPGA寄存器，驱动FPGA从内存中读取数据，并运行DP协议将数据发送出去，从而在显示器上显示相应的图像；DP接口采用高速serdes接口，FPGA中包括有多个serdes接口；ARM读取视频或者图片文件后，使用片内高速互联总线传递给FPGA；FPGA+ARM集成到了一个芯片中，采用FPGA+ARM架构，FPGA和ARM可以共享同一片内存空间，FPGA通过芯片内部的AXI接口访问ARM读取视频或者图片文件；当ARM模块提取出的视频或者图片文件为压缩文件时，FPGA提供解压缩的IP，ARM调用该IP实现解压缩还原出完整视频或图片；DP协议在通过AUX和serdes进行链路质量训练，并且获取目前接线条件下最好的信号质量及最大带宽之后，才能通过serdes传输视频帧；AUX发送时由ARM将待写入的DATA及DATA个数写入FPGA寄存器，FPGA将数据链路组建完成后进行Manchester-II编码输出；高速时钟通过分频产生2M的计数使能，通过数据链路层的各个部分bit数进行状态跳转；AUX接收时本地通过分频器产生2M的接收时钟，且每次检测到数据跳变就将分频器归0，这样做是利用Manchester-II编码产生的跳变沿进行时钟同步；计数到数据中间时对数据进行采集；检测到Preamble+SYNCEND码后从0开始进行接收bit计数，偶数时的采样作为解码数据，检测到SYNCEND码后停止本次接收；将接收到的解码数据和数据个数存放至寄存器中给ARM读取。

全文数据：

权利要求：

百度查询： 广州思林杰科技股份有限公司 支持定制扩展的DisplayPort测试系统

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