申请/专利权人：厦门鹏芯半导体有限公司

申请日：2023-12-18

公开（公告）日：2024-03-22

公开（公告）号：CN117440273B

主分类号：H04Q11/00

分类号：H04Q11/00;H04L69/22

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2024.02.09#实质审查的生效;2024.01.23#公开

摘要：本发明涉及一种XGSPONOLT上行数据拼包的系统及方法，所述系统包括XGSPON碎包写模块、DDR控制模块、读写地址FIFO、XGSPON整包读取模块。充分利用DDR的性能完成上行数据拼包，利用4路16bits的DDR4，实现4路XGSPONOLT上行数据的拼包，提高了DDR的带宽利用率，同时降低上行包的延迟，可以保证大多数带宽类型，都可以完成上行数据的拼包并且不会拥塞。

主权项：1.一种XGSPONOLT上行数据拼包的系统，其特征在于，所述系统包括XGSPON碎包写模块、DDR控制模块、读写地址FIFO、XGSPON整包读取模块；所述XGSPON碎包写模块用于接收以太网包，并对以太网包进行以下处理：将接收的以太网包分割成多个64字节的数据子包，并且为每个数据子包附加相应的读写地址信息，同时生成写指针和标志；所述XGSPON碎包写模块还用于在完成所有数据子包的写操作后，输出写指针和标志到读写地址FIFO中进行存储；所述XGSPON碎包写模块还用于将处理后的数据子包传送至DDR控制模块，所述读写地址FIFO用于存储数据子包的写指针和标志；所述DDR控制模块用于根据预设的控制逻辑，进行写操作和读操作；DDR控制模块预设的控制逻辑为：先是若干个写操作，然后是Idle1操作，再是若干个读操作，然后是Idle2操作，最后是刷新操作和Idle3操作；上述每个操作的最小单元都含四个bank操作，bank顺序分别为bank0，bank1，bank2，bank3；XGSPON整包读取模块根据读写地址FIFO中的写指针和标志，来获取写地址，进而生成相应的读地址；XGSPON整包读取模块还用于将所有读取的数据子包进行拼包操作。

全文数据：

权利要求：

百度查询： 厦门鹏芯半导体有限公司 一种XGSPON OLT上行数据拼包的系统及方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD