申请/专利权人：无锡中微亿芯有限公司

申请日：2023-12-27

公开（公告）日：2024-03-29

公开（公告）号：CN117789794A

主分类号：G11C16/24

分类号：G11C16/24;G11C16/30;G11C16/04

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.16#实质审查的生效;2024.03.29#公开

摘要：本发明涉及一种基于ReRAM的FPGA用非易失性配置RAM。其包括ReRAM阵列，所述ReRAM阵列包括若干ReRAM单元，其中，对ReRAM阵列中的任一ReRAM单元，包括用于数据存储的可变电阻R0以及与所述可变阻值电阻R0适配连接的存储控制电路，其中，可变阻值电阻R0的电阻状态受加载到所述可变阻值电阻R0上的可变电阻控制电压控制；同一行的ReRAM单元连接至同一字线WL，同一列的ReRAM单元连接至同一位线BL以及同一反位线BLN。本发明可配置得到非易失性RAM，与现有CMOS工艺兼容，可有效提高FPGA的规模、速度和可靠性。

主权项：1.一种基于ReRAM的FPGA用非易失性配置RAM，其特征是，所述非易失性配置RAM至少包括ReRAM阵列，所述ReRAM阵列包括若干ReRAM单元，其中，对ReRAM阵列中的任一ReRAM单元，包括用于数据存储的可变阻值电阻R0以及与所述可变阻值电阻R0适配连接的存储控制电路，其中，可变阻值电阻R0的电阻状态受加载到所述可变阻值电阻R0上的可变电阻控制电压控制；同一行的ReRAM单元连接至同一字线WL，同一列的ReRAM单元连接至同一位线BL以及同一反位线BLN；对一ReRAM单元，将一预设的可变电阻控制电压加载到所述ReRAM单元内可变阻值电阻R0，且基于字线WL以及位线BL配置所对应适配连接ReRAM单元的操作状态，其中，所述操作状态至少包括电形成、存储操作、读取操作以及恢复操作；利用一ReRAM单元进行数据存储前，基于与所述ReRAM单元连接的字线WL以及位线BL配置对所述ReRAM单元内进行电形成，以使得所述可变阻值电阻R0从高阻状态切换为低阻状态；对ReRAM单元的操作状态为存储操作时，通过位线BL以及反位线BLN将待存储的数据传输至ReRAM单元内，并配置可变阻值电阻R0的电阻状态，以基于所配置所述可变阻值电阻R0的电阻状态控制数据的存储；对ReRAM单元的操作状态为读取操作时，通过位线BL以及反位线BLN读取可变阻值电阻R0的存储状态；对ReRAM单元的操作状态为恢复操作时，配置加载到可变阻值电阻R0的可变电阻控制电压，并通过位线BL以及反位线BLN确定可变阻值电阻R0的存储状态。

全文数据：

权利要求：

百度查询： 无锡中微亿芯有限公司 基于ReRAM的FPGA用非易失性配置RAM

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