申请/专利权人：成都芯通软件有限公司

申请日：2023-12-01

公开（公告）日：2024-04-09

公开（公告）号：CN117856807A

主分类号：H04B1/12

分类号：H04B1/12;H04B1/10;H04B1/16

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.26#实质审查的生效;2024.04.09#公开

摘要：本申请公开了一种频率自适应5G射频拉远单元，包括通过环行器连接的转换开关SW1、下行链路和信号接收模组，转换开关SW1上连接有低噪声放大器LNA链路和下行检测链路，下行检测链路、下行链路、扫频链路和低噪声放大器LNA链路均连接在FPGA上，扫频链路用于获取信号接收模组处理后的上行信号的频谱信息，FPGA根据频谱信息配置本振L01输出信号的频率和本振L03输出信号的频率，以使本振L01和本振L03输出能使上行信号中的有用信号偏离干扰信号的本振信号，并通过中频滤波器BPF过滤干扰信号，本方案提供了一种抗干扰的5G射频拉远单元，至少解决了仅通过滤波器过滤信号中的干扰信号，抗干扰的效果较差的问题。

主权项：1.一种频率自适应5G射频拉远单元，其特征在于，包括通过环行器连接的转换开关SW1、下行链路和信号接收模组，所述转换开关SW1上连接有低噪声放大器LNA链路和下行检测链路，所述转换开关SW1用于切换所述环行器与所述下行检测链路或所述环行器与所述低噪声放大器LNA链路的信号传输，所述下行检测链路、所述下行链路和所述低噪声放大器LNA链路均连接在FPGA上，所述FPGA上还连接有用于监测低噪声放大器LNA链路输入端的扫频链路，所述扫频链路用于获取第一上行信号的频谱信息，并向FPGA发送第一数字信号，所述第一上行信号为信号接收模组处理后的信号，所述第一数字信号为通过所述扫频链路对第一上行信号进行转换获得的信号，所述低噪声放大器LNA链路连接有与本振L03连接的混频器1，所述下行检测链路连接有与本振L01连接的混频器3，所述下行链路连接有与本振L01连接的混频器4，所述FPGA根据所述频谱信息配置本振L01输出信号的频率和本振L03输出信号的频率。

全文数据：

权利要求：

百度查询： 成都芯通软件有限公司 一种频率自适应5G射频拉远单元及频率自适应方法

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