申请/专利权人：国网信通亿力科技有限责任公司;国网信息通信产业集团有限公司;国家电网公司

申请日：2017-07-28

公开（公告）日：2024-04-12

公开（公告）号：CN107734499B

主分类号：H04W12/06

分类号：H04W12/06;H04W12/08;H04W12/03;H04W88/08

优先权：

专利状态码：有效-授权

法律状态：2024.04.12#授权;2018.04.06#实质审查的生效;2018.02.23#公开

摘要：本发明公开了一种适用于电力跨区综合业务接入的无线隔离基站，其主要由BBU和RRU两部分组成，其中BBU完成基带信号处理，硬件主要包括CPU、DSP、FPGA以及相配套的DRAM、Flash等，RRU完成射频信号处理。本发明通过业务处理器隔离、传输通道隔离、内存空间隔离、空口隔离等方式实现不同大区业务的近似物理隔离。通过CPE与安全接入单元的一体化设计，实现安全认证、通道加密、访问控制等功能。无线隔离基站通过隔离的北向接口，通过骨干网分别与生产控制大区和管理信息大区连接，极大地提升了通信通道以及跨区多业务承载的安全性。

主权项：1.一种适用于电力跨区综合业务接入的无线隔离基站，其特征在于：包含基带处理单元BBU和数字射频单元RRU两部分组成，其中BBU完成基带信号处理，硬件包括处理器CPU、数字信号处理DSP、现场可编程门阵列FPGA以及相配套的动态随机存取存储器DRAM、闪存Flash，RRU完成射频信号处理：CPU通过两组串行千兆比特媒体独立接口SGMII分别与两个相互独立的以太网口连接，CPU通过两组串行快速输入输出接口SRIO与DSP连接，DSP通过两组SRIO接口与FPGA连接，CPU为多核处理器core0～core3，不同的核分别处理不同的任务，CPU片外连接一片用于存储系统配置参数、执行程序的Flash芯片；CPU片外连接四片用于在CPU执行过程中写入和读取数据的DRAM芯片DRAM0～DRAM3，在CPU内部，有两个DRAM控制器分别控制两片片外DRAM，即DRAM控制器A控制DRAM0、DRAM1，DRAM控制器B控制DRAM2、DRAM3，两个DRAM控制器的数据总线、地址总线、控制线各自分开不重复使用，CPU四个内核通过内部总线控制两个DRAM控制器，其中，core0、core1、core3通过DRAM控制器A执行数据读写，core2通过DRAM控制器B执行数据读写；DSP为多核处理器core0～core5，不同的核分别处理不同的任务，DSP片外连接四片DRAM芯片DRAM0～DRAM3，用于DSP在执行过程中写入和读取数据，在DSP内部，有一个双倍速率同步动态随机存储DDRSDRAM的控制器，用于控制片外DRAM芯片，四片片外DRAM芯片共用DDRSDRAM控制器的地址总线、控制线，DDRSDRAM控制器数据总线配置成两组相互独立的多数位数据总线，其中一组多数位数据总线连接片外DRAM0和DRAM1，另一组多数位数据总线连接片外DRAM2和DRAM3，DDRSDRAM控制器有两个独立的片选信号接口，一个连接片外DRAM0和DRAM1，另一个连接片外DRAM2和DRAM3，DSP六个内核通过内部总线控制DDRSDRAM控制器，通过控制片选信号来使能不同的片外DRAM；CPU处理器内包含四个核，每个核有独立的I-Cache和D-Cache，用于各自核处理器的指令与运算中间环节数据缓存，此处逻辑隔离使用了CPUAffinity技术，利用CPUAffinity技术将不同大区的进程绑定到不同的CPU核上，通过代码指令选择指定的核对应空间，针对4个核分别对应4个Cache存储空间，四个核通过MDI总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理；所述的Flash芯片为NANDFlash芯片。

全文数据：适用于电力跨区综合业务接入的无线隔离基站技术领域[0001]本发明涉及一种隔离基站，特别是一种适用于电力跨区综合业务接入的无线隔离基站。背景技术[0002]电力无线专网是指由电力公司投资建设的专属于自己的无线通信网络。无线专网组网灵活，节省有线通信线缆敷设成本，不受一次网架结构制约，适宜进行大面积覆盖，但基站选址、天线架高有一定难度。电力无线专网可用于智能电网的输、变、配、用等各个环节，如图1所示，能够满足指挥调度、视频监控、配电自动化、用电信息采集等通信业务需求。电力无线专网不仅可以为智能电网提供一个安全、可靠、便捷的信息传输通道，还能满足应急抢险、移动巡检、工程建设等电力无线宽带多业务通信需求。目前无线基站负责空中接口相关的所有功能：1无线链路维护功能，保持与业务终端间的无线链路，建立与核心网的连接，同时负责无线链路数据和IP数据质监的协议转换；2无线资源管理功能，包括无线链路的建立和释放、无线资源的调度和分配等；3部分移动性管理功能，包括配置终端进行测量、评估终端无线链路质量、决策终端在小区间的切换等；4安全性功能，完成无线接口发送数据包的加密。[0003]目前，电力行业中无线基站采用的是软隔离方式，即基站通过交换机的VLAN功能，为每个大区的业务划分不同的VLAN，形成交换机端口与不同大区电力骨干网的一一对应关系，从而将2个或者多个大区的网络进行隔离。而仅进行VLAN的划分，难以有效确保通信网络安全。此外，电力终端通信接入网采用随业务系统建设的模式，以致现有终端通信接入网呈现出多种通信网络并存、每种通信网络资源利用率不高、网络重复建设的现象。同时根据电力“安全分区、网络专用、横向隔离、纵向认证”的安全要求，对电力无线基站进行改造，使电力无线隔离基站能够支撑跨区综合业务，在提升无线专网安全性的同时，避免网络重复建设。发明内容[0004]本发明的目的在于克服现有技术的不足之处，而提供一种实现了基站层面的安全分区与隔离，不再区分生产控制大区和管理信息大区的基站，而是将其融合的适用于电力跨区综合业务接入的无线隔离基站。[0005]—种适用于电力跨区综合业务接入的无线隔离基站，包含基带处理单元BBU和数字射频单元RRU两部分组成，其中BBU完成基带信号处理，硬件包括CPU、DSP、FPGA以及相配套的DRAM、Flash，RRU完成射频信号处理：CPU通过两组串行千兆比特媒体独立接口SGMII分别与两个相互独立的以太网口连接，CHJ通过两组串行快速输入输出接口SRI0与DSP连接，DSP通过两组SRI0接口与FPGA连接，CPU为多核处理器core〇〜core3,不同的核分别处理不同的任务，CPU片外连接一片用于存储系统配置参数、执行程序的Flash芯片;CPU片外连接四片用于在CPU执行过程中写入和读取数据的DRAM芯片DRAM0〜DRAM3，在CPU内部，有两个DRAM控制器分别控制两片片外DRAM，艮PDRAM控制器A控制DRAM0、DRAM1，DRAM控制器B控制DRAM2、DRAM3，两个DRAM控制器的数据总线、地址总线、控制线各自分开不重复使用，CTO四个内核通过内部总线控制两个DRAM控制器，其中，coreO、core1、core3通过DRAM控制器A执行数据读写，core2通过DRAM控制器B执行数据读写；DSP为多核处理器coreO〜core5，不同的核分别处理不同的任务，DSP片外连接四片DRAM芯片DRAM0〜DRAM3，用于DSP在执行过程中写入和读取数据，在DSP内部，有一个双倍速率同步动态随机存储DDRSDRAM的控制器，用于控制片外DRAM芯片，四片片外DRAM芯片共用DDRSDRAM控制器的地址总线、控制线，DDRSDRAM控制器数据总线配置成两组相互独立的多数位数据总线，其中一组多数位数据总线连接片外DRAM0和DRAM1，另一组多数位数据总线连接片外DRAM2和DRAM3，DDRSDRAM控制器有两个独立的片选信号接口，一个连接片外DRAM0和DRAM1，另一个连接片外DRAM2和DRAM3，DSP六个内核通过内部总线控制DDRSDRAM控制器，通过控制片选信号来使能不同的片外DRAM。[0006]将本发明的无线隔离基站运用到通信网络架中，可实现将生产控制大区与管理信息大区的隔离。[0007]CPU处理器内包含四个核，每个核有独立的I-Cache和D-Cache，用于各自核处理器的指令与运算中间环节数据缓存，此处逻辑隔离使用了CPUAffinityCPU映射技术，利用CPUAffinity技术将不同大区的进程绑定到不同的CPU核上，通过代码指令选择指定的核对应空间，针对4个核分别对应4个Cache存储空间，四个核通过MDI总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。[0008]DSP处理器内包含六个核，通过CLASS总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。[0009]传输通道隔离包括：1以太网口隔离，是采用两个独立网口分别传输不同大区业务数据，2SGMII接口隔离，CPU有两组SGMII接口分别与以太网口相连接，3SRI0接口隔离，CPU与DSP之间、DSP与FPGA之间均有两组相互独立的SRI0口进行不同大区业务数据传输。[0010]内存空间隔离：在CRJ中，CPU能够将片外DRAM配置成2*32bit存储器模式，即CPU中的两个DRAM控制器可以分别通过32位数据总线访问片外存储器，其中core2通过DRAM控制器B对片外DRAM2、DRAM3进行读写，core3通过DRAM控制器A对片外DRAM0、DRAM1进行读写，两个DRAM控制器的数据总线、地址总线、控制线均相互独立不复用，c〇re2与core3分时复用存储分配总线，在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输；在DPS中，core2、core3均通过DDR控制器对片外DRAM进行读与，通过片选彳目号控制片外DRAM;core2控制片选信号B，使能片外DRAM2、DRAM3进行读写操作;core3控制片选信号A，使能片外DRAM0、DRAM1进行读写操作，使能信号A和使能信号B不能同时使能，且片外DRAM0、DRAM1与片外DRAM2、DRAM3不共用数据总线，core2与core3分时复用内部仲裁和交换系统总线，在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输。[0011]空口隔离FPGA以时频资源块TFB为单位，实现业务数据流的分离，FPGA收到来自RRU的数据后，对时频资源进行映射，根据系统预先配置好的规则一时频资源块，将对应的数据填上DSPcoreID，通过相应的SRI0接口发送给DSP对应的core，实现不同大区的业务数据分离。[0012]所述的Hash芯片为NANDFlash芯片。[0013]综上所述的，本发明相比现有技术如下优点：目前电网中的无线基站将RRU、BBU、核心网、交换机统一集成，形成一体化设备，通过对设备内交换机进行划分VLAN，实现不同大区业务的分离，该分离本质上仍为逻辑隔离，针对VLAN的攻击方法可轻易实现对电力无线网络的攻击。为了提升电力无线专网的网络安全性，避免不同业务在基站端的跨区攻击，对电力无线隔离基站的硬件进行重新设计，使其能在硬件通道上实现业务流的物理隔离。与现有其他物理隔离设备相比，电力跨区综合业务接入的无线隔离基站首先完全针对电力业务流进行设计硬件通道设计，其次实现了CPU核层级的计算隔离与存储隔离，使用CPUAffinity技术进行不同大区业务的核级映射。附图说明[0014]图1是现有技术的通信网络架构图。[0015]图2是本发明的电力跨区综合业务接入的无线隔离基站硬件逻辑框图。[0016]图3是采用本发明的电力跨区综合业务接入的无线隔离基站的通信网络架构图。[0017]图4是CPU片内两个DRAM控制器分别控制两个片外DRAM。[0018]图5是DSP芯片内部DDR控制器内部逻辑框图。[0019]图6是终端分配时频资源快在FPGA实现分流图。具体实施方式[0020]下面结合实施例对本发明进行更详细的描述。[0021]实施例1一种适用于电力跨区综合业务接入的无线隔离基站，包含基带处理单元BBU和数字射频单元RRU两部分组成，其中BBU完成基带信号处理，硬件包括CPU、DSP、FPGA以及相配套的DRAM、Flash，RRU完成射频信号处理：CPU通过两组SGMII接口分别与两个相互独立的以太网口连接，CPU通过两组SRI0接口与DSP连接，DSP通过两组SRI0接口与FPGA连接，CPU为多核处理器coreO〜core3，不同的核分别处理不同的任务，CPU片外连接一片用于存储系统配置参数、执行程序的NANDFlash芯片;CPU片外连接四片用于在CPU执行过程中写入和读取数据的DRAM芯片DRAM0〜DRAM3，在CPU内部，有两个DRAM控制器分别控制两片片外DRAM，即DRAM控制器A控制DRAM0、DRAM1，DRAM控制器B控制DRAM2、DRAM3，两个DRAM控制器的数据总线、地址总线、控制线各自分开不复用，CPU四个内核通过内部总线控制两个DRAM控制器，其中，coreO、core1、core3通过DRAM控制器A执行数据读写，c〇re2通过DRAM控制器B执行数据读写；DSP为多核处理器coreO〜C〇re5,不同的核分别处理不同的任务，DSP片外连接四片DRAM芯片DRAMO〜DRAM3，用于DSP在执行过程中写入和读取数据，在DSP内部，有一个DDRSDRAM控制器，用于控制片外DRAM芯片，四片片外DRAM芯片共用DDRSDRAM控制器的地址总线、控制线，DDRSDRAM控制器数据总线配置成两组相互独立的32位数据总线，其中一组32位数据总线连接片外DRAM0和DRAM1，另一组32位数据总线连接片外DRAM2和DRAM3，DDRSDRAM控制器有两个独立的片选信号接口，一个连接片外DRAMO和DRAM1，另一个连接片外DRAM2和DRAM3，DSP六个内核通过内部总线控制DDRSDRAM控制器，通过控制片选信号来使能不同的片外DRAM。[0022]电力跨区综合业务接入无线隔离基隔离方法1业务处理器隔_:1CPU内部架构:XLS416处理器内包含四个核，每个核有独立的I-Cache和D-Cache，用于各自核处理器的指令与运算中间环节数据缓存，此处逻辑隔离，可以通过代码指令选择指定的核对应空间，针对4个核分别对应4个Cache存储空间。四个核通过MDI总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。[0023]2DSP内部架构:MSC8157处理器内包含六个核，通过CLASS总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。[0024]⑵传输通道隔离两个大区的业务数据流：1生产控制大区业务数据流经过了以下关键部分：以太网口00以太网与CPU之间的接口SGMII_00CPU中core2、DRAM控制器B0CPU片夕卜DRAM2、DRAM30CPU与DSP之间的接口SRIO_00DSP中core2、DDR控制器0DSP片夕卜DRAM2、DRAM30DSP与FPGA之间的接口SRIO_00FPGA2管理信息大区业务数据流经过了以下关键部分：以太网口10以太网与CPU之间的接口SGMII_10CPU中core3、DRAM控制器A0CPU片夕卜DRAM0、DRAM10CPU与DSP之间的接口SRI0_10DSP中core3、DDR控制器0DSP片夕卜DRAM0、DRAM10DSP与FPGA之间的接口SRI0_10FPGA传输通道隔离主要包括以下几个物理接口隔离：1以太网口隔离:两个独立网口分别传输不同大区业务数据，见附图页9，芯片D6，接口丁1，以及附图页9，芯片05，接口丁2。[0025]2SGMII接口隔离：CPU有两组SGMII接口与以太网口相连接。[0026]3SRI0接口隔离:CPU与DSP之间、DSP与FPGA之间均有两组相互独立的SRI0口进行不同大区业务数据传输。[0027]上述硬件接口均分别为两组且相互独立，确保数据传输通道隔离。[0028]3内存空间隔离在CPU中，CPU能够将片外DRAM配置成2*32bit存储器模式，即CPU中的两个DRAM控制器可以分别通过32位数据总线访问片外存储器。[0029]c〇re2通过DRAM控制器B对片外DRAM2、DRAM3进行读写，core3通过DRAM控制器A对片外DRAM0、DRAM1进行读写，两个DRAM控制器的数据总线CPU_DDRAD、CPU_DDRBD、地址总线CPU_DDRAA、CPU_DDRBA、控制线CPU_DDRA_RAS#、CPU_DDRB_RAS#、CPU_DDRA_CAS#、CPU_DDRB_CAS#、CPU_DDRA_WE#、CPU_DDRB_WE#等）均相互独立不复用。C〇re2与C〇re3分时复用存储分配总线，在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输。[0030]PU片内DRAM控制器A和B分别有相互独立的数据总线、地址总线、控制线在DPS中，core2、core3均通过DDR控制器对片外DRAM进行读写，通过片选信号MCS[0:1]控制片外DRAM使能。core2控制片选信号BDSP1_DDR_CS1#，也即MCS[1]，使能片外DRAM2、DRAM3进行读写操作;core3控制片选信号ADSP1_DDR_CS0#，也即MCS[0]，使能片外DRAM0、DRAM1进行读写操作。使能信号A和使能信号B不能同时使能，且片夕卜DRAM0、DRAM1与片外DRAM2、DRAM3不共用数据总线分别使用DSP1_DDR_B_DATA和DSP1_DDR_A_DATA。：〇^2与core3分时复用内部仲裁和交换系统总线CLASS总线），在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输。[0031]4空口隔离在FPGA中，主要以时频资源块TFB为单位，实现业务数据流的分离。将不同的时频资源块分配给不同的终端，终端将业务数据承载在时频资源块上。FPGA收到来自RRU的数据后，对时频资源进行映射，根据系统预先配置好的规则（时频资源块——DSPcoreID，将对应的数据填上DSPcoreID，通过相应的SRI0接口发送给DSP对应的core，实现不同大区的业务数据分离。[0032]本实施例未述部分与现有技术相同。[0033]在FPGA中，主要以时频资源块TFB为单位，实现业务数据流的分离。TFB1、TFB4、TFB6与生产控制大区的终端相连接，1?82、1?83、了?85、了「87与管理信息大区的终端相连接，将不同大区的时频资源块分配给不同的终端，终端将业务数据承载在时频资源块上。FPGA收到来自RRU的数据后，根据业务的分区，对时频资源进行映射，根据系统预先配置好的规则时频资源块--DSPcoreID，将对应的数据填上DSPcoreID，通过相应的SRI0接口发送给DSP对应的core，实现不同大区的业务数据分离。

权利要求：1.一种适用于电力跨区综合业务接入的无线隔离基站，其特征在于:包含基带处理单元BBU和数字射频单元RRU两部分组成，其中BBU完成基带信号处理，硬件包括处理器CPU、数字信号处理DSP、现场可编程门阵列FPGA以及相配套的动态随机存取存储器DRAM、闪存Flash，RRU完成射频信号处理：CPU通过两组串行千兆比特媒体独立接口SGMII分别与两个相互独立的以太网口连接，CPU通过两组串行快速输入输出接口SRIO与DSP连接，DSP通过两组SRIO接口与FPGA连接，CI^U为多核处理器coreO〜C〇re3,不同的核分别处理不同的任务，PU片外连接一片用于存储系统配置参数、执行程序的Flash芯片;CPU片外连接四片用于在CPU执行过程中写入和读取数据的DRAM芯片DRAM0〜DRAM3,在CPU内部，有两个DRAM控制器分别控制两片片外DRAM，艮PDRAM控制器A控制DRAM0、DRAM1，DRAM控制器B控制DRAM2、DRAM3，两个DRAM控制器的数据总线、地址总线、控制线各自分开不重复使用，CPU四个内核通过内部总线控制两个DRAM控制器，其中，coreO、core1、core3通过DRAM控制器A执行数据读写，core2通过DRAM控制器B执行数据读写；DSP为多核处理器coreO〜core5,不同的核分别处理不同的任务，DSP片外连接四片DRAM芯片DRAM0〜DRAM3，用于DSP在执行过程中写入和读取数据，在DSP内部，有一个双倍速率同步动态随机存储DDRSDRAM的控制器，用于控制片外DRAM芯片，四片片外DRAM芯片共用DDRSDRAM控制器的地址总线、控制线，DDRSDRAM控制器数据总线配置成两组相互独立的多数位数据总线，其中一组多数位数据总线连接片外DRAM0和DRAM1，另一组多数位数据总线连接片外DRAM2和DRAM3，DDRSDRAM控制器有两个独立的片选信号接口，一个连接片外DRAM0和DRAM1，另一个连接片外DRAM2和DRAM3，DSP六个内核通过内部总线控制DDRSDRAM控制器，通过控制片选信号来使能不同的片外DRAM。2.根据权利要求1所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：CPU处理器内包含四个核，每个核有独立的I-Cache和D-Cache，用于各自核处理器的指令与运算中间环节数据缓存，此处逻辑隔离使用了CPUAffinity技术，利用CPUAffinity技术将不同大区的进程绑定到不同的CPU核上，通过代码指令选择指定的核对应空间，针对4个核分别对应4个Cache存储空间，四个核通过MDI总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。3.根据权利要求2所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：DSP处理器内包含六个核，通过CLASS总线与片内、片外存储器进行数据交互，不同大区的业务在不同的核上进行处理。4.根据权利要求3所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：传输通道隔离包括：1以太网口隔离，是采用两个独立网口分别传输不同大区业务数据，2SGMII接口隔离，CPU有两组SGMII接口与以太网口相连接，3SRI0接口隔离，CHJ与DSP之间、DSP与FPGA之间均有两组相互独立的SRI0口进行不同大区业务数据传输。5.根据权利要求4所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：内存空间隔离，在CPU中，CPU能够将片外DRAM配置成2*32bit存储器模式，即CPU中的两个DRAM控制器可以分别通过32位数据总线访问片外存储器，其中c〇re2通过DRAM控制器B对片夕卜DRAM2、DRAM3进行读写，core3通过DRAM控制器A对片外DRAM0、DRAM1进行读写，两个DRAM控制器的数据总线、地址总线、控制线均相互独立不复用，core2与core3分时复用存储分配总线，在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输；在DPS中，core2、core3均通过DDR控制器对片外DRAM进行读写，通过片选信号控制片夕卜DRAM;core2控制片选信号B，使能片外DRAM2、D_3进行读写操作;core3控制片选信号A，使能片外DRAM0、DRAM1进行读写操作，使能信号A和使能信号B不能同时使能，且片外DRAMO、DRAM1与片外DRAM2、DRAM3不共用数据总线，C〇re2与core3分时复用内部仲裁和交换系统总线，在不同的时钟周期完成数据、指令等交互，实现不同大区的业务数据分时在总线上传输。6.根据权利要求5所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：空口隔离指的是FPGA以时频资源块TTB为单位，实现业务数据流的分离，FPGA收到来自RRU的数据后，对时频资源进行映射，根据系统预先配置好的规则--时频资源块，将对应的数据填上DSPcoreID，通过相应的SRIO接口发送给DSP对应的core，实现不同大区的业务数据分离。7.根据权利要求1所述的适用于电力跨区综合业务接入的无线隔离基站，其特征在于：所述的Flash芯片为NANDFlash芯片。

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