申请/专利权人：深圳大学

申请日：2021-06-25

公开（公告）日：2024-04-12

公开（公告）号：CN113609066B

主分类号：G06F15/17

分类号：G06F15/17;G06F9/30

优先权：

专利状态码：有效-授权

法律状态：2024.04.12#授权;2021.11.23#实质审查的生效;2021.11.05#公开

摘要：本发明公开了一种基于Rust的多核RISCV模拟器。该模拟器包括Risc‑V处理核心模块、总线模块、DRAM模块、CLINT模块、PLIC模块和UART模块，其中Risc‑V处理核心模块设置为多个，并基于Risc‑V开源指令集构造，用于实现取指令，译码和执行功能；DRAM模块用于模拟内存；PLIC模块用于模拟硬盘；UART模块用于模拟外部中断或本地中断；总线模块与用于控制Risc‑V处理核心模块、总线模块、DRAM模块、CLINT模块，PLIC模块和UART模块之间的信息交互，以实现无冲突通信。本发明提供的模拟器利用Rust语言强调安全，内存布局控制和并发的特性，提高了模拟器运行时的内存安全性，并且鲁棒性强。

主权项：1.一种基于Rust的多核RISCV模拟器，该模拟器包括Risc-V处理核心模块、总线模块、DRAM模块、CLINT模块、PLIC模块和UART模块，其中Risc-V处理核心模块设置为多个，并基于Risc-V开源指令集构造，用于实现取指令，译码和执行功能；DRAM模块用于模拟内存；PLIC模块用于模拟硬盘；UART模块用于模拟外部中断或本地中断；总线模块用于控制Risc-V处理核心模块、总线模块、DRAM模块、CLINT模块，PLIC模块和UART模块之间的信息交互，以实现无冲突通信；其中，所述模拟器利用Rust的线程机制实现多个硬件线程同时运行，以模拟多核并行运行，其中每个硬件线程有自己的程序计数器，该程序计数器用于存储下一条待执行指令的位置；其中，对于多个所述Risc-V处理核心模块，利用RUST的锁机制实现原子指令，当一个Risc-V处理核心模块读取一个字节时，其他Risc-V处理核心模块被设置为不能访问该字节的内存地址；其中，所述模拟器的主函数模块声明一个用于容纳Risc-V处理器核心模块的容器，该容器中的元素类型为Thread型变量，根据用户在命令行中输入的CPU核心数目n，利用Rust的线程包建立同等数量的硬件线程，并将每个线程压入该容器内。

全文数据：

权利要求：

百度查询： 深圳大学 一种基于Rust的多核RISCV-CPU模拟器

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD