申请/专利权人：西安电子科技大学

申请日：2024-01-24

公开（公告）日：2024-04-16

公开（公告）号：CN117890874A

主分类号：G01S7/41

分类号：G01S7/41

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.05.03#实质审查的生效;2024.04.16#公开

摘要：本发明公开了一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，应用于FPGA中，方法包括：将动目标检测单元输出的由距离维、多普勒维两个维度表征的第一数据转化为由距离维、多普勒维、子多普勒维三个维度表征的第二数据；利用串并转换模块将第二数据按子多普勒维进行划分得到若干子数据组；将每一子数据组输入一CFAR检测与缓冲器；在CFAR检测与缓冲器中：构建桶状缓冲处理结构模型，基于桶状缓冲处理结构模型对输入的子数据组进行缓冲与检测处理得到检测结果；在信息综合模块中将检测结果与对应的速度维、距离维信息合并得到恒虚警检测结果。本发明提高了FPGA处理效率及降低了FPGA资源占用。

主权项：1.一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法，其特征在于，应用于FPGA中，所述FPGA包括一串并转换模块、若干CFAR检测与缓冲器，以及一信息综合模块；所述串并转换模块的输出端分别与一所述CFAR检测与缓冲器连接，每一CFAR检测与缓冲器的输出端均与信息综合模块连接；所述方法包括：将动目标检测单元输出的由距离维、多普勒维两个维度表征的第一数据转化为由距离维、多普勒维、子多普勒维三个维度表征的第二数据；利用串并转换模块将所述第二数据按子多普勒维进行划分得到若干子数据组；将每一子数据组输入一所述CFAR检测与缓冲器；在所述CFAR检测与缓冲器中：构建桶状缓冲处理结构模型，基于桶状缓冲处理结构模型对输入的子数据组进行缓冲与检测处理得到检测结果；在所述信息综合模块中将所述检测结果与对应的速度维、距离维信息合并得到恒虚警检测结果。

全文数据：

权利要求：

百度查询： 西安电子科技大学 基于桶状缓冲处理结构的并行快时间维恒虚警实现方法

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