申请/专利权人：合肥工业大学

申请日：2020-08-31

公开（公告）日：2024-04-16

公开（公告）号：CN112036109B

主分类号：G06F30/367

分类号：G06F30/367;G06N10/20;H03M9/00;H03M13/27

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2020.12.22#实质审查的生效;2020.12.04#公开

摘要：一种基于量子元胞自动机线延迟的比特位重排电路及方法，涉及量子元胞自动机电路设计技术领域，解决如何设计一种结构简单、面积小、功耗低、易于实现任何方式的重排的基于量子元胞自动机线延迟的比特位重排电路问题；利用与门阵列和传输线延迟将串行比特位流转化为全并行比特位；按照比特位重排要求，利用传输线延迟将全并行比特位转化为不同步的比特位；利用或门阵列将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；电路能够根据需要有效重排比特位流中比特位，结构简单、面积小、功耗低，能够实现比特位流反序重排；本发明为基于量子元胞自动机的纳米通信网络电路设计提供了新研究思路，对该研究方向的发展有较强实践意义。

主权项：1.一种基于量子元胞自动机线延迟的比特位重排电路，其特征在于，包括串转并电路10、信号延迟电路11和并转串电路12；所述的串转并电路10的一路输出直接与并转串电路12连接，另一路输出通过信号延迟电路11与并转串电路12连接；所述的串转并电路10通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；所述的信号延迟电路11根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；所述的并转串电路12将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；所述的串转并电路10包含有一个控制端、一个比特位流输入端、n-1个1周期延迟传输线101以及n个三输入择多门102；所述的n-1个1周期延迟传输线101首尾依次串联，控制端与第1个1周期延迟传输线101的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线101输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第n-1个1周期延迟传输线101输出的控制信号延迟n-1个周期；所述的串转并电路中的n个三输入择多门102的第一输入端全部置0，构成具有n个与门的并行与门阵列；所述的并行与门阵列中的第1个与门的第二输入端直接与控制端连接，第2个与门的第二输入端与第1个1周期延迟传输线101的输出端连接，以此类推，第n个与门的第二输入端与第n-1个1周期延迟传输线101的输出端连接；所述的n个与门的第三输入端分别与比特位流输入端连接；n个与门的前n-1个与门的输出端分别与信号延迟电路11的输入端连接；所述的并转串电路包括n-1个三输入择多门102，所述的n-1个三输入择多门102的第二输入端全部置1，构成具有n-1个或门的串行或门阵列；所述的串行或门阵列中的第1个或门的第一输入端与第n个与门的输出端连接，第1个或门的输出端与第2个或门的第一输入端连接，第2个或门的输出端与第3个或门的第一输入端连接，以此类推，第n-2个或门的输出端与第n-1个或门的第一输入端连接，第n-1个或门的输出端作为电路的输出端f；n-1个或门的第三输入端分别对应的与信号延迟电路11的输出端连接。

全文数据：

权利要求：

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