申请/专利权人：成都恒创新星科技有限公司

申请日：2020-08-25

公开（公告）日：2024-04-19

公开（公告）号：CN111932436B

主分类号：G06T1/20

分类号：G06T1/20;G06N3/0464;G06N3/09

优先权：

专利状态码：有效-授权

法律状态：2024.04.19#授权;2020.12.01#实质审查的生效;2020.11.13#公开

摘要：本发明公开了一种用于智慧泊车的深度学习处理器架构，包括高速数据接口模块、DMA模块、同步控制模块、深度学习网络加速模块和内存控制器，深度学习网络加速模块，用于数据处理，实现对泊车系统使用到的各个深度学习网络；所述深度学习网络加速模块包括外部存储器读模块、输入特征图内存、内核内存、指令控制器、数据读取模块、内积加速器、输出控制器、输出特征图内存和外部存储器写模块；所述输入特征图内存和内核内存均采取AB双内存模式。本发明提高了计算效率，作为高位视频系统使用到多种深度学习网络的硬件加速器，实现系统的高算力，低功耗。

主权项：1.一种用于智慧泊车的深度学习处理器架构，其特征在于：包括高速数据接口模块、DMA模块、同步控制模块、深度学习网络加速模块和内存控制器，高速数据接口模块，用于连接外部设备，进行数据交互；同步控制模块包括同步控制、发送数据缓存、接收数据缓存和接收地址缓存；深度学习网络加速模块，用于数据处理，实现对泊车系统使用到的各个深度学习网络；所述深度学习网络加速模块包括外部存储器读模块、输入特征图内存、内核内存、指令控制器、数据读取模块、内积加速器、输出控制器、输出特征图内存和外部存储器写模块；所述输入特征图内存、内核内存和指令控制器通过外部存储器读模块连接外部存储器读取数据，所述输入特征图内存和内核内存均采取AB双内存模式，与数据读取模块连接通过数据读取模块向内积加速器输送数据，指令控制器与内积加速器连接；所述输出控制器与内积加速器连接进行数据交互，所述输出特征图内存与内积加速器连接，内积加速器的数据处理结果将会通过输出特征图内存送入外部储存器写模块，并最终被存入外部存储器中；内存控制器，与深度学习网络加速模块数据交互，中间数据通过内存控制器储存到外部存储器中，并且能将中间数据从外部存储器中读入；内积加速器作为深度学习网络加速模块核心计算单元，采用IPA表示；内积加速器共包含32个处理单元，每个处理单元由16个乘法单元组成，每个乘法单元为一个FPGA的DSP单元构成，接收两组数据分别执行两次乘法，将IPA称为IPA1和IPA2，并分别给它们注入不同的数据，具体如下：FPGA中的一个DSP48E执行P=（D±A）*B±C，将DSP48E配置为P=（D+A）*B+C这种计算方式，计算P1=A*K1，P2=A*K2两个16位的乘法，把这两个乘法用一个32位乘法来替代，替代公式为P=A*（K116+K2）；得到32位输出P，其中P的高16位为P1，低16位为P2，C基于输出结果进行配置，如果P2≥0，则使C=0，否则C=116。

全文数据：

权利要求：

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