申请/专利权人：深圳市德明利技术股份有限公司

申请日：2021-12-16

公开（公告）日：2024-04-19

公开（公告）号：CN114489476B

主分类号：G06F3/06

分类号：G06F3/06

优先权：

专利状态码：有效-授权

法律状态：2024.04.19#授权;2022.05.31#实质审查的生效;2022.05.13#公开

摘要：本发明实施例提供了一种基于FPGA的闪存数据采集装置，通过设置组合逻辑采样模块的不同闪存工作模式进行数据的处理，改变了闪存数据采集装置的传统结构，减少了组合逻辑采样模块和异步FIFO存储器的使用，将有复杂关系的闪存与主控制器间的数据信号集中在一个模块上进行处理，简化了数据处理流程，减少了FPGA内部资源占用，并提升了数据采集效率。

主权项：1.一种基于FPGA的闪存数据采集装置，其特征在于，包括：组合逻辑采样模块，所述组合逻辑采样模块连接输入端口；所述输入端口包括工作时钟信号输入端口、使能信号输入端口和数据总线信号输入端口；闪存，所述闪存连接主控制器，所述闪存与所述主控制器间通过第一连线传输使能信号，通过第二连线传输数据总线信号，所述使能信号输入端口和所述数据总线信号输入端口分别连接所述第一连线和第二连线；FPGA传输工作时钟信号至所述工作时钟信号输入端口；所述组合逻辑采样模块根据所述工作时钟信号、使能信号和数据总线信号判断闪存工作模式，所述组合逻辑采样模块数量为一个；异步FIFO存储器连接所述组合逻辑采样模块，根据所述闪存工作模式进行数据的处理，并将处理好的数据传输至输出管脚，所述异步FIFO存储器数量为一个；所述异步FIFO存储器根据写时钟信号对数据进行采样收集，再根据读时钟信号对数据进行读取，写时钟信号是闪存和控制器间的工作时钟，是独立于FPGA工作时钟的，读时钟信号则是FPGA的工作时钟；所述组合逻辑采样模块通过所述输入端口对所述工作时钟信号、使能信号和数据总线信号进行采样，以进行所述工作时钟信号和使能信号的筛选。

全文数据：

权利要求：

百度查询： 深圳市德明利技术股份有限公司 一种基于FPGA的闪存数据采集装置和采集方法

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