申请/专利权人：瑶芯微电子科技(上海)有限公司

申请日：2023-12-28

公开（公告）日：2024-04-30

公开（公告）号：CN117954497A

主分类号：H01L29/78

分类号：H01L29/78;H01L29/06;H01L29/423;H01L29/36;H01L21/336

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.05.17#实质审查的生效;2024.04.30#公开

摘要：本发明提供一种屏蔽栅沟槽型MOS器件及其制备方法，该屏蔽栅沟槽型MOS器件包括：半导体层、沟槽栅结构、体区、源区、层间介质层及源极，其中沟槽栅结构包括沟槽、第一介电层、第一屏蔽栅层、隔离层、栅介质层、栅导电层、第二介电层及第二屏蔽栅层，栅导电层位于第一屏蔽栅层及第二屏蔽栅层之间；体区位于半导体层上表层；源区位于体区上表层；层间介质层位于半导体层的上方且覆盖第二屏蔽栅层的显露表面，且层间介质层中设有显露体区的接触孔；源极填充接触孔。本发明通过对器件中沟槽栅结构的改进，并于半导体层上表层设置掺杂层和增加源区的掺杂浓度，实现了降低器件导通电阻的同时提升器件的击穿电压。

主权项：1.一种屏蔽栅沟槽型MOS器件，其特征在于，包括：第一导电类型半导体层；至少一沟槽栅结构，嵌于所述半导体层的上表层，所述沟槽栅结构包括沟槽、第一介电层、第一屏蔽栅层、隔离层、栅介质层、栅导电层、第二介电层及第二屏蔽栅层，所述第一介电层覆盖所述沟槽底部的内壁及底面并包裹所述第一屏蔽栅层，所述隔离层覆盖所述第一介电层及所述第一屏蔽栅层的上表面，所述栅介质层覆盖所述沟槽的内壁及所述隔离层的显露表面并包裹所述栅导电层，所述第二介电层覆盖所述栅介质层及所述栅导电层的显露表面并包裹所述第二屏蔽栅层；第二导电类型体区，位于所述半导体层的上表层并与所述沟槽的侧壁邻接，所述体区的底面高于所述栅导电层的底面；第一导电类型源区，位于所述体区的上表层，且所述源区的底面不低于所述栅导电层的上表面；层间介质层，位于所述半导体层的上方且覆盖所述第二屏蔽栅层的显露表面，所述层间介质层中设置有多个贯穿所述层间介质层和所述源区且底面显露出所述体区的接触孔；源极，填充所述接触孔。

全文数据：

权利要求：

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