申请/专利权人：卡斯柯信号有限公司

申请日：2019-07-12

公开（公告）日：2024-04-30

公开（公告）号：CN110471872B

主分类号：G06F13/38

分类号：G06F13/38;G06F13/40;G06F13/16;G06F13/42;G06F13/34;G06F5/08

优先权：

专利状态码：有效-授权

法律状态：2024.04.30#授权;2019.12.13#实质审查的生效;2019.11.19#公开

摘要：本发明涉及一种基于ZYNQ芯片实现M‑LVDS总线数据交互系统和方法，包括通过M‑LVDS总线连接的多个用于发送和接收数据的节点，所述的节点内包括ZYNQ芯片和DDR内存，所述的ZYNQ芯片包括通过AXI总线相互连接的处理器系统模块和可编程逻辑模块，所述的处理器系统模块与DDR内存连接，所述的可编程逻辑模块与M‑LVDS总线连接，基于ZYNQ芯片实现M‑LVDS总线数据交互的方法，包括发送数据步骤和接收数据步骤。与现有技术相比，本发明具有数据吞吐率高、抗干扰能力强和处理器性能高等优点。

主权项：1.一种基于ZYNQ芯片实现M-LVDS总线数据交互系统，包括通过M-LVDS总线连接的多个用于发送和接收数据的节点，其特征在于，所述的节点内包括ZYNQ芯片和DDR内存5，所述的ZYNQ芯片包括通过AXI总线相互连接的处理器系统模块和可编程逻辑模块，所述的处理器系统模块与DDR内存5连接，所述的可编程逻辑模块与M-LVDS总线连接；所述的处理器系统模块包括分别与可编程逻辑模块连接并相互连接的ARM1和DDR内存控制器2，所述的DDR内存控制器2与DDR内存5连接；所述的可编程逻辑模块包括分别与ARM1连接的DMA控制器3和M-LVDS总线控制器4，所述的M-LVDS总线控制器4与M-LVDS总线连接，所述的DMA控制器3分别与DDR内存控制器2和M-LDVS总线控制器连接；所述的ZYNQ芯片内部的连接均采用AXI总线实现；所述的M-LVDS总线控制器4包括寄存器单元mlvds_regs44、数据发送FIFO单元41、数据接收FIFO单元46、发送队列单元mlvds_tx_queue42、总线数据发送单元mlvds_transmitter43、总线数据接收单元mlvds_receiver48、接收队列单元mlvds_rx_queue47和链路状态监测单元mlvds_link_monitor45，所述的寄存器单元mlvds_regs44包括控制寄存器、状态寄存器和中断寄存器。

全文数据：

权利要求：

百度查询： 卡斯柯信号有限公司 一种基于ZYNQ芯片实现M-LVDS总线数据交互系统和方法

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