申请/专利权人：合肥晶合集成电路股份有限公司

申请日：2020-03-02

公开（公告）日：2024-05-10

公开（公告）号：CN111211095B

主分类号：H01L21/768

分类号：H01L21/768;H01L21/311;H01L23/522

优先权：

专利状态码：有效-授权

法律状态：2024.05.10#授权;2020.12.29#著录事项变更;2020.06.23#实质审查的生效;2020.05.29#公开

摘要：本发明提供了一种导电互连线的制造方法，在具有导电插塞的第一层间介质层上形成第二层间介质层和图案化的光阻层之后，以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层来形成相应的第一沟槽；接着，去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层，该硬掩膜层嵌入在第二层间介质层中并能够定义导电互连线之间的间隔区域；然后，以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层以形成第二沟槽；最后，形成填充在所述第二沟槽中并与相应的所述导电插塞的顶部相接触的导电互连线。本方案能够有效通过硬掩膜层，精准且有效地控制形成的导电互连线之间的间隙宽度，避免了导电互连线条桥接的问题。

主权项：1.一种导电互连线的制造方法，其特征在于，包括：提供一衬底，所述衬底上形成有第一层间介质层，所述第一层间介质层中镶嵌有至少一个导电插塞，所述第一层间介质层上覆盖有第二层间介质层；形成图案化的光阻层于所述第二层间介质层上，且所述图案化的光阻层具有多个光阻线条以及位于相邻光阻线条之间的光阻开口；以所述图案化的光阻层为掩膜，刻蚀去除部分厚度的所述第二层间介质层，以在所述第二层间介质层中形成第一沟槽；去除所述图案化的光阻层，并形成填充所述第一沟槽的硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述第二层间介质层至暴露出所述第一层间介质层中的所述导电插塞的顶部，以形成第二沟槽；以及，填充导电材料于所述第二沟槽中并对所述导电材料进行顶部平坦化，以形成与相应的所述导电插塞的顶部相接触的导电互连线。

全文数据：

权利要求：

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