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申请/专利权人：电子科技大学
申请日：2024-04-16
公开（公告）日：2024-05-17
公开（公告）号：CN118051191A
主分类号：G06F3/06
分类号：G06F3/06
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：本发明提供一种支持参数化和并行访问的非易失存储器电路、装置，涉及数字电路技术领域。本发明电路包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏。通过并行访问来划分不同的地址域，不同的地址域可同时执行不同的命令，设置队列以避免访问冲突与命令丢失，最大化减少因等待写入而浪费的时间，成倍提高非易失存储器的读写性能。根据不同应用场景的存储需求灵活配置非易失存储器的容量和带宽，提高了非易失存储器的设计效率。
主权项：1.一种支持参数化和并行访问的非易失存储器电路，其特征在于，包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏；所述阵列控制模块根据需求配置本地控制模块与非易失存储宏的数量，并将外部命令传入给各个本地控制模块；所述非易失存储宏为非易失存储器；所述本地控制模块包括地址域识别模块，命令数据地址队列模块，非易失存储宏控制模块；其中地址域识别模块对阵列控制模块的传入命令进行地址域识别，若传入命令处于该本地控制模块的地址域，则执行；否则则忽略；命令数据地址队列模块将传入命令暂存到队列中，若队列已满，则拉高busy信号，此时外部不可以输入命令，直到busy信号拉低；非易失存储宏控制模块将需执行命令转换为非易失存储宏可执行操作，并且配置非易失存储宏的载入、写入、读出操作及其操作流程。
全文数据：
权利要求：
百度查询： 电子科技大学 一种支持参数化和并行访问的非易失存储器电路、装置
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