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申请/专利权人：合肥工业大学智能制造技术研究院
申请日：2024-03-01
公开（公告）日：2024-05-17
公开（公告）号：CN118054789A
主分类号：H03M1/06
分类号：H03M1/06;H03M1/46
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：本发明公开了一种异步SARADC亚稳态检测消除电路。本发明中，包括检测控制时钟模块，比较器输出逻辑检测模块，比较器输出逻辑置位模块。检测控制时钟模块输出信号Z与比较器输出逻辑检测模块中的三输入与门相连接；比较器输出逻辑检测模块，比较器的输出信号经过反相器后于三输入与非门的另外两个输入端口连接。比较器输出逻辑检测模块的输出信号CK与比较器输出逻辑置位模块的NMOS栅极相连接；当比较器进入亚稳态时，可以快速强制置位该次比较结果为0，不影响后续位的量化，克服了现技术下在高速时，由于亚稳态导致异步SARADC性能下降的问题。可以适用于高速电路，同时本发明具有电路结构简单，性能可靠的优点。
主权项：1.一种异步SARADC亚稳态检测消除电路，其特征在于：包括：包括检测控制时钟模块，比较器输出逻辑检测模块，比较器输出逻辑置位模块；检测控制时钟模块输出信号Z与比较器输出逻辑检测模块中的三输入与门相连接；比较器输出逻辑检测模块，比较器的输出信号经过反相器后于三输入与非门的另外两个输入端口连接，比较器输出逻辑检测模块的输出信号CK与比较器输出逻辑置位模块的NMOS栅极相连接；比较器输出逻辑置位模块的NMOS源极接地，漏极接比较器LATCH其中一个输出DN。
全文数据：
权利要求：
百度查询： 合肥工业大学智能制造技术研究院 一种异步SARADC亚稳态检测消除电路
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