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申请/专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日：2019-07-24
公开（公告）日：2024-05-17
公开（公告）号：CN112289687B
主分类号：H01L21/336
分类号：H01L21/336;H01L29/06;H01L29/78
优先权：
专利状态码：有效-授权
法律状态：2024.05.17#授权;2021.02.23#实质审查的生效;2021.01.29#公开
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，基底上依次形成有一个或多个堆叠的沟道叠层；形成横跨沟道叠层的栅极结构，栅极结构覆盖沟道叠层的部分顶部和部分侧壁；刻蚀栅极结构两侧的沟道叠层，在栅极结构两侧的沟道叠层内形成露出基底的第一凹槽；刻蚀第一凹槽底部的部分厚度的基底，在栅极结构两侧的基底内形成第二凹槽，第二凹槽的顶部与第一凹槽的底部相连通；在第二凹槽中形成隔离层；在第一凹槽中形成源漏掺杂层，源漏掺杂层位于隔离层上。通过隔离层，实现了源漏掺杂层与基底的电性隔离，有利于减小源漏掺杂层与基底之间的寄生电容和漏电流，且隔离层位于基底中，有利于改善底部穿通的问题。
主权项：1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上依次形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，在所述栅极结构两侧的沟道叠层内形成露出所述基底的第一凹槽，所述第一凹槽用于形成源漏掺杂层；刻蚀所述第一凹槽底部的部分厚度的所述基底，在所述栅极结构两侧的基底内形成第二凹槽，所述第二凹槽的顶部与所述第一凹槽的底部相连通，所述第二凹槽靠近所述栅极结构一侧的侧壁向所述栅极结构底部的部分基底中延伸，用于增大位于所述栅极结构底部的剩余基底至源漏掺杂层之间的横向距离；在所述第二凹槽中形成隔离层；在所述第一凹槽中形成源漏掺杂层，所述源漏掺杂层位于所述隔离层上。
全文数据：
权利要求：
百度查询： 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
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