申请/专利权人：立锜科技股份有限公司

申请日：2017-05-05

公开（公告）日：2018-11-13

公开（公告）号：CN108807379A

主分类号：H01L27/088(2006.01)I

分类号：H01L27/088(2006.01)I;H01L21/8234(2006.01)I

优先权：

专利状态码：有效-授权

法律状态：2021.08.27#授权;2018.12.07#实质审查的生效;2018.11.13#公开

摘要：一种具有可调整临界电压的高压空乏型MOS元件及其制造方法，该具有可调整临界电压的高压空乏型MOS元件包含:第一导电型阱；第二导电型沟道区，用以于非空乏状态下使高压空乏型MOS元件导通操作，且于空乏状态下使高压空乏型MOS元件不导通操作；第二导电型连接区，邻接于第二型沟道区；第一导电型栅极，用以控制高压空乏型MOS元件的导通与不导通；第二导电型轻掺杂扩散区，邻接于第二导电型沟道区；第二导电型源极；第二导电型漏极，不与第一导电型栅极相邻接。其中第一导电型栅极具有第一导电型或及第二导电型的杂质掺杂，且第一导电型栅极的净掺杂浓度根据目标临界电压而决定。

主权项：1.一种具有可调整临界电压的高压空乏型金属氧化物半导体MOS元件形成于一半导体基板，其中该半导体基板，于一纵向上，具有相对的一上表面与一下表面，其特征在于，该高压空乏型MOS元件包含：一第一导电型阱，形成于该半导体基板中，且于该纵向上，位于该上表面下方并接触于该上表面；一第二导电型沟道区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，其中当该第二导电型沟道区于一非空乏状态下，该高压空乏型MOS元件导通操作，且于一空乏状态下，该高压空乏型MOS元件不导通操作；一第二导电型连接区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型沟道区；一第一导电型栅极，形成于该上表面上，于该纵向上，该第一导电型栅极堆叠并接触于该上表面上，且位于并接触该第二导电型信道区的至少一部分区域正上方，用以控制该第二导电型沟道区为该空乏状态或该非空乏状态；一第二导电型轻掺杂扩散区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，并位于该第一导电型栅极的一间隔层正下方，且于该横向上，邻接于该第二导电型沟道区；一第二导电型源极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型轻掺杂扩散区；以及一第二导电型漏极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型连接区，且不与该第一导电型栅极相邻接；其中该第二导电型连接区的杂质掺杂浓度低于该第二导电型漏极的杂质掺杂浓度；其中该第一导电型栅极具有第一导电型或及第二导电型的杂质掺杂，且该第一导电型栅极的一净掺杂浓度根据一目标临界电压而决定。

全文数据：具有可调整临界电压的高压空乏型MOS元件及其制造方法技术领域[0001]本发明涉及一种高压空之型金属氧化物半导体MetalOxideSemiconductor,MOS兀件，特别是指一种具有可调整临界电压（thresholdvoltage的高压空乏型MOS元件。本发明也涉及制造具有可调整临界电压的高压空乏型M0S元件的制造方法。背景技术[0002]一般而言，应用于例如但不限于电源供应电路等高压电路，通常会需要不同临界电压的相同导电型的M0S元件，以利于高压电路设计。图1揭示一种现有技术的高压M0S元件M0S元件1，其中M0S元件1包含M0S元件1A与1B，M0S元件1A与1B为相同导电型的M0S元件例如皆为NM0S，二者的结构相似，其差别处在于M0S元件1A与1B的栅极介电层138A与138B的厚度不同（例如图1中M0S元件1B的栅极介电层138B的厚度较大），使得M0S元件1A与1B可具有不同的临界电压。[0003]图2则揭不另一种现有技术的高压M0S元件M0S元件2，M0S元件2A与2B的差别在于第一导电型讲12A与12B的杂质掺杂doping浓度不同，使得M0S元件2A与2B可具有不同的临界电压。[0004]图1与2中所示的现有技术，其缺点在于皆需以额外的光罩与工艺步骤才能定义与制作出不同厚度的绝缘层或是具有不同杂质掺杂浓度的导电型阱，而形成具有多种临界电压的相同导电型高压M0S元件，成本因而提高。[0005]本发明相较于图1与2的现有技术，不需额外的光罩与工艺步骤，即可于同一基板中形成具有多种临界电压的相同导电型高压空乏型M0S元件，因而可降低成本。发明内容[W06]本发明的目的在于克服现有技术的不足与缺陷，提出一种具有可调整临界电压的高压空乏型M0S元件及其制造方法，不需额外的光罩与工艺步骤，即可于同一基板中形成具有多种临界电压的相同导电型高压空乏型M0S元件，因而可降低成本。[0007]为达上述目的，就其中一个观点言，本发明提供了一种具有可调整临界电压的高压空乏型金属氧化物半导体MetalOxideSemiconductor，M0S元件，形成于一半导体基板，其中该半导体基板，于一纵向上，具有相对的一上表面与一下表面，该高压空乏型1〇3元件包含:一第一导电型讲，形成于该半导体基板中，且于该纵向上，位于该上表面下方并接触于该上表面;一第二导电型沟道区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，其中该第二导电型沟道区于一非空乏状态下，该高压空乏型M0S元件导通操作，且于一空乏状态下，该高压空乏型M0S元件不导通操作;一第二导电型连接区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型沟道区；一第一导电型栅极，形成于该上表面上，于该纵向上，该第一导电型栅极堆叠并接触于该上表面上，且位于并接触该第二导电型信道区的至少一部分区域正上方，用以控制该第二导电型沟道区为该空乏状态或该非空乏状态；一弟一寸电型牷孩木r敢区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并^触于该上^面，并位于该第一导电型栅极的一间隔层正下方，且于该横向上，邻接于该第二导电型沟道区；一第二导电型源极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型轻掺杂扩散区；以及一第二导电型漏极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面二且于该横向上，邻接于该第二导电型连接区，且不与该第一导电型栅极相邻接;其中该第二导电型连接区的杂质掺杂浓度低于该第二导电型漏极的杂质掺杂浓度;其中该第一导电型栅极具有第一导电型或及第二导电型的杂质掺杂，且该第一导电型栅极的一净掺杂浓度根据一目标临界电压而决定。[0008]在一较佳实施例中，该基板还具有一高压MOS元件，与该高压空乏型MOS元件，利用对应相同的工艺步骤，形成一第一导电型阱、一第二导电型源极、以及一第二导电型漏极，且该高压MOS元件具有一第二导电型栅极。[0009]在一较佳实施例中，该高压空乏型MOS元件还包含一场氧化区，形成于该上表面上，且堆叠并接触于部分该弟一导电型连接区的正上方，其中该第一导电型栅极靠近该第二导电型漏极侧的部分区域，于该纵向上堆叠且接触于至少一部分该场氧化区的正上方。[0010]为达上述目的，就另一个观点言，本发明也提供了一种具有可调整临界电压的高压空乏型金属氧化物半导体MetalOxideSemiconductor，MOS元件制造方法，包含以下步骤:fee供一导体基板，且于一纵向上，具有相对的一•上表面与一下表面;形成一第一导电型阱于该半导体基板中，且于该纵向上，位于该上表面下方并接触于该上表面;形成一第二导电型沟道区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，其中当该第二导电型沟道区于一非空乏状态下，该高压空乏型M0S元件导通操作，且于一空乏状态下，该高压空乏型M0S元件不导通操作;形成一第二导电型连接区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型沟道区；形成一第一导电型栅极于该上表面上，且于该纵向上，该第一导电型栅极堆叠并接触于该上表面上，且位于并接触该第二导电型信道区的至少一部分区域正上方，用以控制该第二导电型沟道区为该空乏状态或该非空乏状态;形成一第二导电型轻掺杂扩散区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，并位于该第一导电型栅极的一间隔层正下方，且于该横向上，邻接于该第二导电型沟道区；形成一第二导电型源极于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型轻掺杂扩散区；以及形成一第二导电型漏极于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型连接区，且不与该第一导电型栅极相邻接;其中该第二导电型连接区的杂质掺杂浓度低于该第二导电型漏极的杂质掺杂浓度;其中该第一导电型栅极具有第一导电型或及第二导电型的杂质掺杂，且该第一导电型栅极的一净掺杂浓度根据一目标临界电压而决定。[0011]在一较佳实施例中，该基板还具有一高压M0S元件，与该高压空乏型M0S元件，利用对应相同的工艺步骤，形成一第一导电型阱、一第二导电型源极、以及一第二导电型漏极，且该高压M0S元件具有一第二导电型栅极。[0012]在一较佳实施例中，该第一导电型栅极利用与该半导体基板中的一晶体管元件的一来=守电型源极或一第一导电型漏极相同的一光刻步骤（lith〇graphystep以及相同的一离子植入步骤形成。[0013]、、在一较佳实施例中，该高压空乏型MOS元件制造方法还包含以下步骤:形成一场氧化区于该土表面上，且堆叠并接触于部分该第二导电型连接区的正上方，其中于该第一导电型栅极罪近该第二导电型漏极侧的部分区域，该纵向上堆叠且接触于至少一部分该场氧化区的正上方。[0014]以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。附图说明[0015]图1显示一种现有技术的金属氧化物半导体元件的剖面示意图；[0016]图2显示一种现有技术的金属氧化物半导体元件的剖面示意图；[0017]图3显示本发明的具有可调整临界电压高压空乏型金属氧化物半导体元件的一定施例的剖面示意图；[0018]图4显示本发明的具有可调整临界电压高压空乏型金属氧化物半导体元件的一施例的剖面示意图；[0019]图5显示本发明的具有可调整临界电压高压空乏型金属氧化物半导体元件的—走施例的剖面示意图；头[0020]图6A-61显示本发明的具有可调整临界电压高压空乏型金属氧化物半导体造方法的一实施例的剖面示意图。+刺[0021]图中符号说明[0022]1，1A，1B，2,2A，2B金属氧化物半导体元件[0023]3,3A，3B4,5,6,61，62金属氧化物半导体元件[0024]11半导体基板[0025]11’上表面[0026]11”下表面[0027]12,12A,12B第一导电型阱[0028]13,13A,13B栅极[0029]14,14A,14B第二导电型源极[0030]15,15A,15B第二导电型沟道区[0031]16,16A,16B第二导电型连接区[0032]17,17A,17B第二导电型漏极[0033]18场氧化区[0034]19,19A,19B第二导电型轻掺杂扩散区[0035]135,135A,135B栅极间隔层[0036]136,136A,136B栅极间隔层[0037]137,137A,137B栅极导电层[0038]138,138A,138B介电层[0039]21,22,23光阻层具体实施方式[0040]本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。[0041]请参阅图3,图中所示为本发明的具有可调整临界电压的高压空乏型金属氧化物半导体MetalOxideSemiconductor，MOS元件的一种实施例（高压空乏型MOS元件3A与3B，尚压空之型M0S兀件3A与3B皆为空之型（depletionmode高压M0S元件。其中高压空乏型M0S兀件3A与3B形成于同一半导体基板11，其于一纵向（如图中的虚线箭号方向，下同）上，具有相对的一上表面11’与一下表面11”，高压空乏型M0S元件3A与3B分别包含:第一导电型阱12A与12B、第二导电型沟道区15A与15B、第二导电型连接区16A与16B、栅极13A与13B、第二导电型轻掺杂扩散区1QA与19B、第二导电型源极14A与14B、以及第二导电型漏极17A与17B。需说明的是，前述的“第一导电型”与“第二导电型”指于高压空乏型!^^元件中，以不同导电型的杂质掺杂于半导体组成区域例如但不限于前述的阱、源极、漏极与栅极等区域）内，使得半导体组成区域成为第一或第二导电型例如但不限于第一导电型为P型，而第二导电型为N型，或反之亦可）。[0042]请继续参阅图3，第一导电型阱12A与12B，形成于半导体基板11中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’；在一实施例中，第一导电型阱丨2人与12B可互相邻接，换言之，高压空乏型M0S元件3A与3B可形成于同一阱内。[0043]第二导电型沟道区15A与15B，分别形成于第一导电型阱12A与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’，其中第二导电型沟道区15A与15B分别用以于一非空乏non-d印leted状态下使该高压空乏型M0S元件3A与3B导通操作，且于一空乏d印leted状态下使M0S元件3A与3B不导通操作。[0044]第二导电型连接区lt3A与16B，分别形成于第一导电型阱12A与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’，且于一横向（如图中的实线箭号方向，下同）上，分别邻接于第二导电型沟道区15A与15B。[0045]栅极13A与13B，形成于该上表面11’上，于该纵向上，该栅极13A与13B堆叠并邻接于该上表面11’上，且分别位于并接触第二导电型沟道区15A与15B各自的至少一部分区域正上方，分别用以控制第二导电型沟道区15A与15B为该空乏状态或该非空乏状态。[0046]第二导电型轻掺杂扩散区19A与19B，形成于第一导电型阱m与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’，并位于栅极13A与13B的一间隔层135A与135B正下方，且于该横向上，分别邻接于第二导电型沟道区15八与153,以避免高压空乏型M0S元件3A与3B导通操作时，发生沟道不导通的状况，且可改善短沟道效应sh〇rtchanneleffect〇[0047]第二导电型源极14A与14B，分别形成于第一导电型阱12A与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’，且于该横向上，第二导电型源极14A与14B分别邻接于第二导电型轻掺杂扩散区19A与1册;第二导电型漏极17A与17B，分别形成于第一导电型阱12A与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面^，，且于该横向上，分别与第二导电型连接区WA与1册邻接，且不与栅极1从与13B相邻接;其中第二导电型连接区16A与16B的杂质掺杂浓度分别皆低于第二导电型漏极17A与17B的杂质掺杂浓度。[0048]在一_实施例中，高压空乏型MOS元件3A的栅极13A的杂质掺杂为第二导电型，而高压空乏型MOS元件洲的栅极13B的杂质掺杂为第一导电型，由于栅极13A与栅极13B杂质掺杂为不同导电型，因此其工作函数workfunction亦不相同，使得高压空乏型MOS元件3A与3Bf具有不同的临界电压，换言之，本发明可在同一基板中，形成具有多种临界电压的高压空乏型M0S元件。其中所述的栅极杂质掺杂指于图中所示的栅极导电层137八与1378中，掺杂第一导电型杂质及或第二导电型杂质。[0049]此外需说明的是，所谓的高压M0S元件，指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V^—般而言，高压M0S元件的漏极与栅极间，具有第二导电型连接区如图3A中1M与16B所示意的区域），将漏极如图3A中17A与17B与栅极如图3A中13A与13B分隔，且第二导电型连接区的横向长度根据正常操作时所承受的操作电压而调整。此夕卜，高压空乏型M0S元件3A可以由高压增强型M0S元件取代，此种组合亦属于本发明的范围。[0050]在一实施例中，可于同一高压空乏型M0S元件的栅极上同时掺杂不同导电型的杂质，举例而言，请参阅图4,图中显示本发明的高压空乏型m〇S元件的一种实施例（高压空乏型M0S元件4的剖面图，M0S元件4与上述的高压空乏型M0S元件3B类似，其不同之处在于高压空乏型M0S元件4的栅极导电层137同时具有杂质掺杂为第一导电型与第二导电型的栅极杂质掺杂，且其中栅极导电层U7的净杂质型态为第一导电型。需说明的是，其中第一导电型与第二导电型的栅极杂质掺杂浓度可依需求而调整，而使得高压空乏型M0S元件4的临界电压更具可调整性。此外，在一较佳实施例中，同时具有杂质掺杂为第一导电型与第二导电型的栅极杂质掺杂的栅极导电层1：37中，于横向、纵向以及宽度方向上，皆无显著的第一导电型与第二导电型的接面例如P-N接面。[0051]值得注意的是，本发明的高压空乏型M0S元件，可通过前述不同型式或浓度的杂质掺杂，使得高压空乏型M0S元件可具有可调整的临界电压。在一较佳实施例中，于同一基板中，本发明的高压空乏型M0S元件可具有多种临界电压的高压空乏型M0S元件，因此可大幅增加高压电路设计的弹性，且本发明调整临界电压的方式，在一较佳实施例中，可使用一般的高压空乏型M0S元件工艺步骤与光罩组合，因而可以较低的成本，在单一基板中，形成具有多种临界电压的高压空乏型M0S元件，其工艺步骤的细节将详述于后。[0052]请参阅图5,图中显示本发明的高压空乏型M0S元件的一种实施例（高压空乏型M0S元件5，高压空乏型M0S元件5与上述的高压空乏型M0S元件3B及4类似，其不同之处在于高压空乏型M0S元件5还包含场氧化区18，形成于该上表面11’上，且堆叠并接触于部分该第二导电型连接区16的正上方，其中，栅极13靠近该第二导电型漏极17侧的部分区域，于该纵向上堆叠且接触于至少一部分场氧化区18的正上方在本实施例的图式中，栅极13靠近该第二导电型漏极17侧的部分区域，于该纵向上堆叠且接触于全部场氧化区18的正上方）。本实施例说明了，根据本发明的教示，本发明的高压空乏型M0S元件还可结合应用于例如高压空乏型M0S元件5等高压空乏型M0S元件中，其中高压空乏型M0S元件5由于具有场氧化区18,因此能承受较高的电压。此外，场氧化区18并不限于如图所示的区域氧化（localoxidationofsilicon，L0C0S结构，亦可为浅沟槽绝缘shallowtrenchisolation，STI结构未不出。[0053]图6A-61显示根据本发明的具有可调整临界电压的高压空乏型金属氧化物半导体元件6包含元件61与似制造方法的剖视示意图。首先，如图6A所示，提供半导体基板11，其中，半导体基板11例如但不限于为P型硅基板，当然亦可以为其他半导体基板。半导体基板11于一纵向（如图中的虚线箭号方向）上，具有相对的一上表面11’与一下表面11”。接着，如图6B所不，形成第一导电型讲12A与12B，形成于半导体基板11中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’；形成第一导电型阱12A与12B的方法，例如但不限于以光刻工艺、离子植入工艺、与热工艺形成未示出），此为本领域技术人员所熟知，在此不予赘述。在一实施例中，第一导电型阱12A与1¾可互相邻接，亦即，高压空乏型MOS元件61与62可形成于同一阱内。[0054]接下来，如图6C所示，形成场氧化区18于半导体基板11上，以定义高压空乏型M0S元件61与62的区域，且在后续工艺中所形成的栅极13A与13B、第二导电型源极14A与14B、第二导电型沟道区15A与KB、第二导电型连接区16A与16B、第二导电型漏极17A与17B等皆分别形成于如图所示的高压空乏型MOS元件3A与邪的区域内。其中，场氧化区18为如图所示的区域氧化（localoxidationofsilicon,LOCOS结构或浅沟槽绝缘（shallowtrenchisolation，STI结构未示出）。[0055]接下来，如图㈤所示，分别形成第二导电型沟道区15A与15B于第一导电型阱12A与中，且于该纵向上，位于该上表面11’下方并接触于该上表面n’，其中第二导电型沟道区15A与1M分别用以于一非空乏non-depleted状态下使该高压空乏型M0S元件61与62导通操作，且于一空乏d印leted状态下使高压空乏型M0S元件3A与3B不导通操作。[0056]接下来，如图6E所示，形成第二导电型连接区16A与16B于第一导电型阱12A与12B中，且于该纵向上，位于该上表面11’下方并接触于该上表面11’，且于该横向上，分别邻接于第二导电型沟道区15A与15B。[0057]接下来，如图6F所示，形成栅极13A与13B于该上表面11’上，于该纵向上，该栅极13A与13B堆萱并接触于该上表面11’上，且分别位于并接触第二导电型沟道区与i5B各自的至少一部分区域正上方，用以控制该第二导电型沟道区15A与15B为该空乏状态或该非空乏状态。[0058]接下来，如图6G所示，以介电层138A与138B、栅极导电层137A与137B以及光阻层21作为屏蔽，以定义第二导电型轻掺杂扩散区19A与19B的离子植入区，并以离子植入工艺步骤，将第二导电型杂质，以加速离子的形式，植入定义的区域内以形成第二导电型轻掺杂扩散区19A与1OT，且于该横向上，分别邻接于第二导电型沟道区15八与158。_9]接下来，如图冊所示，以栅极13A、场氧化区I8以及光阻层22作为屏蔽，以定义第二导电型源极14A与14B与第二导电型漏极17A与17B的离子植入区，并以离子植入工艺步骤，将第二导电型杂质，以加速离子的形式，植入定义的区域内以形成第二导电型源极14A与14B与第一导电型漏极1"7A与17B。其中，于该横向上，第二导电型源极14A与14B分别邻接于第二导电型轻掺杂扩散区igA与1邪，而第二导电型漏极17A与17B则分别邻接于第二导电型连接区ieA与且其中第二导电型漏极17A与1?B不与栅极13A与13B相邻接，使得高压空乏型M0S元件61与62可操作于较高的电压。[0060]此外值得注意的是，在本实施例中，栅极UA的第二导电型栅极杂质掺杂亦在本步骤中形成。当然，栅极13A的第二导电型栅极杂质掺杂，亦可与第二导电型源极14A与14B与第二导电型漏极17A与17B的形成步骤分开，而以不同于第二导电型源极14A与14B与第二导电型漏极17A与17B的第二导电型杂质的浓度或其他参数而形成的。[0061]需说明的是，在一实施例中，第二导电型沟道区15A与MB可以光罩定义第二导电型杂质离子植入区域，使得第二导电型沟道区15A与15B分别邻接于第二导电型轻掺杂扩散区19A与19B以及第二导电型连接区16A与16B，但未邻接于第二导电型源极14A与14B与第二导电型漏极17A与17B，以使本发明的高压空乏型M0S元件可操作于较高的电压下。而在一实施例中，第二导电型沟道区15A与15B则不需以光罩定义第二导电型杂质离子植入区域，以节省成本，在此情况下，部分的第二导电型沟道区15A与15B可能会重叠于部分的第二导电型轻掺杂扩散区19A与19B、第二导电型连接区16A与16B、第二导电型源极14A与14B、以及第二导电型漏极17A与17B。[0062]接下来，如图61所示，以光阻层23作为屏蔽，以定义形成栅极13B的第一导电型栅极杂质掺杂区域，并以离子植入工艺步骤，将第一导电型杂质，以加速离子的形式，植入定义的区域内以使栅极1邪具有第一导电型的栅极杂质掺杂。在一较佳实施例中，第一导电型杂质掺杂至栅极13B的步骤可与半导体基板11中的一晶体管元件例如一第一导电型MOSS件，未示出）的一第一导电型源极或一第一导电型漏极未示出）的形成步骤同时进行，因此本发明可在不增加光罩数目以及工艺步骤的情况下，仍可提供具有多种临界电压的同导电型的高压空乏型M0S元件，可大幅增加高压电路设计的弹性且不增加成本。当然，栅极13B的第一导电型杂质掺杂亦可与第一导电型M0S元件的第一导电型源极与漏极的形成步骤分开，而以不同于第一导电型M0S兀件的源极与漏极的第一导电型杂质的浓度或其他参数而形成的。[0063]以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。所说明的各个实施例，并不限于单独应用，亦可以组合应用;举其中一例，具有“第一导电型栅极杂质掺杂”、“第二导电型栅极杂质掺杂”、与同时具有“第一与第二导电型栅极杂质掺杂”的高压空乏型M0S元件，其中的二者或以上可以并用，而使得本发明的高压空乏型M0S元件具有多种临界电压高压空乏型M0S元件的组合。此外，在本发明的相同精神下，本领域技术人员可以思及各种等效变化以及各种组合，例如，本发明亦可应用于其他型式的高压或非高压M0S元件中。由此可知，在本发明的相同精神下，本领域技术人员可以思及各种等效变化以及各种组合，其组合方式甚多，在此不列举说明。因此，本发明的范围应涵盖上述及其他所有等效变化。

权利要求：1.一种具有可调整临界电压的高压空乏型金属氧化物半导体M0S元件形成于一半导体基板，其巾该半导体纖，于-軸上，具有樹的—上麵与—下麵，斯嫌在于，该高压空乏型MOS元件包含：-第-导电酬，形成于鮮导体麵中，且于舰社，彳奸社麵下方并接触于该上表面；、一第二导电型沟道区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接，于该上表面，^中当该第二导电型沟道区于一非空乏状态下，该高压空乏型腳元件导通操作，且于一空乏状态下，该高压空乏型M0S元件不导通操作；、一第二导电型连接区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型沟道区；一第一导电型栅极，形成于该上表面上，于该纵向上，该第一导电型栅极堆叠并接触于该上表面上，且位于并接触该第二导电型信道区的至少一部分区域正上方，用以控制该第二导电型沟道区为该空乏状态或该非空乏状态；一第二导电型轻掺杂扩散区，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，并位于该第一导电型栅极的一间隔层正下方，且于该横向上，邻接于该第二导电型沟道区；一第二导电型源极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型轻掺杂扩散区；以及一第二导电型漏极，形成于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型连接区，且不与该第一导电型栅极相邻接;其中该第二导电型连接区的杂质掺杂浓度低于该第二导电型漏极的杂质掺杂浓度；其中该第一导电型栅极具有第一导电型或及第二导电型的杂质掺杂，且该第一导电型栅极的一净掺杂浓度根据一目标临界电压而决定。^2•如权利要求1所述的高压空乏型MOS元件，其中，该基板还具有一高压MOS元件，与该高压空乏型MOS元件，利用对应相同的工艺步骤，形成一第一导电型阱、一第二导电型源极、以及一第二导电型漏极，且该高压MOS元件具有一第二导电型栅极。3.如权利要求1所述的高压空乏型MOS元件，其中，还包含一场氧化区，形成于该上表面上，且堆叠并接触于部分该第二导电型连接区的正上方，其中该第一导电型栅极靠近该第二导电型漏极侧的部分区域，于该纵向上堆叠且接触于至少一部分该场氧化区的正上方。4.一种具有可调整临界电压的高压空乏型金属氧化物半导体MOS元件制造方法，其特征在于，包含以下步骤：提供一半导体基板，且于一纵向上，具有相对的一上表面与一下表面；形成一第一导电型阱于该半导体基板中，且于该纵向上，位于该上表面下方并接触于该上表面；形成一第二导电型沟道区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，其中当该第二导电型沟道区于一非空乏状态下，该高压空乏型MOS元件导通操作，且于一空乏状态下，该高压空乏型MOS元件不导通操作；形成一第二导电型连接区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型沟道区；形成一第一导电型栅极于该上表面上，且于该纵向上，该第一导电型栅极堆叠并接触于该上表面上，且位于并接触该第二导电型信道区的至少一部分区域正上方，用以控制该第二导电型沟道区为该空乏状态或该非空乏状态；形成一第二导电型轻掺杂扩散区于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，并位于该第一导电型栅极的一间隔层正下方，且于该横向上，邻接于该第二导电型沟道区；形成一第二导电型源极于该第一导电型阱中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型轻掺杂扩散区；以及形成一第二导电型漏极于该第一导电型讲中，且于该纵向上，位于该上表面下方并接触于该上表面，且于该横向上，邻接于该第二导电型连接区，且不与该第一导电型栅极相邻接;其中该第二导电型连接区的杂质掺杂浓度低于该第二导电型漏极的杂质掺杂浓度；其中该栅极具有第一导电型或及第二导电型的杂质掺杂，且该栅极的一净掺杂浓度根据一目标临界电压而决定。5.如权利要求4所述的高压空乏型MOS元件制造方法，其中，该基板还具有一高压MOS元件，与该高压空乏型MOS元件，利用对应相同的工艺步骤，形成一第一导电型阱、一第二导电型源极、以及一第二导电型漏极，且该高压MOS元件具有一第二导电型栅极。6.如权利要求4所述的高压空乏型MOS元件制造方法，其中，该第一导电型栅极利用与该半导体基板中的一晶体管元件的一第一导电型源极或一第一导电型漏极相同的一光刻步骤以及相同的一离子植入步骤形成。7.如权利要求4所述的高压空乏型MOS元件制造方法，其中，还包含:形成一场氧化区于该上表面上，且堆叠并接触于部分该第二导电型连接区的正上方，其中该第一导电型栅极靠近该第二导电型漏极侧的部分区域，于该纵向上堆叠且接触于至少一部分该场氧化区的正上方。

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